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J-GLOBAL ID：201902285745423727   整理番号：19A1328644

オンチップ伝送線路モデリングのための簡単な方法論と高速クロック分配のための最適化

A simple methodology for on-chip transmission line modeling and optimization for high-speed clock distribution

著者 (2件)： ICHIHASHI Masahiro (Kyushu Univ., Fukuoka, JPN) ,  KANAYA Haruichi (Kyushu Univ., Fukuoka, JPN)
資料名： Japanese Journal of Applied Physics  (Japanese Journal of Applied Physics)
巻： 58  号： SB  ページ： SBBC06.1-SBBC06.9  発行年： 2019年04月 
JST資料番号： G0520B  ISSN： 0021-4922  CODEN： JJAPB6  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

シソーラス用語： *超小形回路技術 ,  *伝送線路 ,  モデリング ,  最適化 ,  パラメータ ,  変数 ,  *モデル ,  RLC回路 ,  時間 ,  電流 ,  過渡解析
準シソーラス用語： *オンチップ ,  クロック分配 ,  設計パラメータ ,  *等価回路モデル ,  遅延時間 ,  消費電流

分類 (1件)： 集積回路一般  (NC03161C)

引用文献 (29件)：

• P. J. Restle et al., “A clock distribution network for microprocessors,” IEEE J. Solid-State Circuits 36, 792 (2001).
• A. J. Drake, K. J. Nowka, T. Y. Nguyen, J. L. Burns, and R. B. Brown, “Resonant clocking using distributed parasitic capacitance,” IEEE J. Solid-State Circuits 39, 1520 (2004).
• P. E. Gronowski, W. J. Bowhill, R. P. Preston, M. K. Gowan, and R. L. Allmon, “High-performance microprocessor design,” IEEE J. Solid-State Circuits 33, 676 (1998).
• K. Banerjee and A. Mehrotra, “Analysis of on-chip inductance effects for distributed RLC interconnects,” IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst. 21, 904 (2002).
• Y. I. Ismail, E. G. Friedman, and J. L. Neves, “Equivalent Elmore delay for RLC trees,” IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst. 19, 83 (2000).

タイトルに関連する用語 (6件)： オンチップ ,  伝送線路 ,  モデリング ,  方法論 ,  クロック分配 ,  最適化