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J-GLOBAL ID：201902287934833844   整理番号：19A0953835

誘導結合ThruChip Interfaceを用いた3Dチップ積層用のエスカレータネットワーク

Escalator Network for a 3D Chip Stack with Inductive Coupling ThruChip Interface

著者 (6件)： Nomura Akio (Keio University) ,  Matsushita Yusuke (Keio University) ,  Kadomoto Junichiro (Keio University) ,  Matsutani Hiroki (Keio University) ,  Kuroda Tadahiro (Keio University) ,  Amano Hideharu (Keio University)
資料名： International Journal of Networking and Computing (Web)  (International Journal of Networking and Computing (Web))
巻： 8  号： 1  ページ： 124-139(J-STAGE)  発行年： 2018年 
JST資料番号： U1549A  ISSN： 2185-2847  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 無線誘導結合ThruChip Interface(TCI)は,積層されたチップ間の強力な相互接続ネットワークを構築することができる,柔軟なシステムインパッケージ(SiP)技術である。TCIの容易な利用のために,IP(Intellectual Property)を開発し,IPの利用を可能にする相互接続ネットワークを提案した。また,IPを埋め込んだ実チップを開発し,その性能を評価した。提案したIPを用いて複数チップを積層することによって,ピギーバック制御によるリンク対リンクのフロー制御を有するチップ間ネットワークを確立した。クレジットパケットのピギーバックを用いる新たに提案したエスカレータネットワークは,プロトタイプで使用されたリングネットワークよりもスループットの観点で28%~59%の差をつけて性能が優れていた。ピギーバック制御による性能オーバーヘッドは,制御メッセージなしの場合の3%~4%未満であった。(翻訳著者抄録)

シソーラス用語： *半導体チップ ,  積層構造 ,  ICパッケージ ,  *性能評価 ,  プロトタイプ ,  システムインパッケージ ,  行為
準シソーラス用語： *3Dチップ ,  *エスカレータネットワーク ,  オーバヘッド ,  ピギーバック制御

分類 (3件)： 半導体集積回路  (NC03162T) ,  ネットワーク法  (KA03040X) ,  計算機システム開発  (JD02010R)

引用文献 (20件)：

• [1] Kouichi Kumagai, Changqi Yang, Satoshi Goto, Takeshi Ikenaga, Yoshihiro Mabuchi, and Kenji Yoshida. System-in-Silicon Architecture and its application to an H.264/AVC motion estimation fort 1080HDTV. In Proceedings of the International Solid-State Circuits Conference (ISSCC'06), pages 430-431, February 2006.
• [2] J. Burns, L. McIlrath, C. Keast, C. Lewis, A. Loomis, K. Warner, and P. Wyatt. Three-Dimensional Integrated Circuits for Low-Power High-Bandwidth Systems on a Chip. In Proceedings of the International Solid-State Circuits Conference (ISSCC'01), pages 268-269, February 2001.
• [3] D.P.Seemuth, A.Davoodi, and K.Morrow. Flexible interconnect in 2.5D ICs to minimize the interposers metal layers. In 22nd Asia and SOuth Pacific Design Automation Conference (ASPDAC), pages 372-377, 2017.
• [4] Kouichi Kanda, Danardono Dwi Antono, Koichi Ishida, Hiroshi Kawaguchi, Tadahiro Kuroda, and Takayasu Sakurai. 1.27-Gbps/pin, 3mW/pin Wireless Superconnect (WSC) Interface Scheme. In Proceedings of the International Solid-State Circuits Conference (ISSCC'03), pages 186-187, February 2003.
• [5] William Rhett Davis, John Wilson, Stephen Mick, Jian Xu, Hao Hua, Christopher Mineo, Ambarish M. Sule, Michael Steer, and Paul D. Franzon. Demystifying 3D ICs: The Pros and Cons of Going Vertical. IEEE Design and Test of Computers, 22(6):498-510, November 2005.

タイトルに関連する用語 (3件)： 誘導結合 ,  3D ,  エスカレータ