メモリアーキテクチャ内での基準セルの自己試験及び再利用方法

発明者： , , ,
出願人/特許権者：
代理人 (9件)：田中伸一郎 , 弟子丸健 , ▲吉▼田和彦 , 大塚文昭 , 西島孝喜 , 須田洋之 , 上杉浩 , 近藤直樹 , 那須威夫
公報種別：公開公報
出願番号（国際出願番号）：特願2018-189678
公開番号（公開出願番号）：特開2019-075186
出願日： 2018年10月05日
公開日（公表日）： 2019年05月16日
要約：

【課題】メモリアーキテクチャ内での基準セルの自己試験及び再利用方法を提供すること。【解決手段】集積回路は、人工知能(AI)論理回路、及び、AI論理回路に結合され、外部プロセッサに接続可能な組み込みMRAMメモリを備える。メモリ内の1又は2以上の基準ユニットは、外部プロセッサによってチップパッケージングレベルでの構成を通じてメモリアクセスのために選択される。外部プロセッサは、自己試験プロセスを実行して、メモリの誤り率が閾値未満であるように1又は2以上の基準ユニットをメモリアクセスのために選択又は更新することができる。自己試験プロセスをメモリ内のメモリ初期化コントローラを介して実行して、メモリ内の基準セルをチップレベルで試験して再利用することができる。組み込みメモリは、STT-MRAM、SOT、OST MRAM、及び/又はMeRAMメモリとすることができる。【選択図】図1

請求項（抜粋）：

複数の記憶セルと、各々が1又は2以上の基準セルを含む複数の基準ユニットとを含む磁気抵抗メモリ(MRAM)メモリ内の基準セルを試験する方法であって、 (i)基準セルのセットを形成するために、前記複数の基準ユニット内のどの基準ユニットを選択するべきかを定義するパターンに従っていくつかの基準ユニットを前記複数の基準ユニットから決定するステップと、 (ii)0の値を有する前記基準セルのセットのサブセット、及び1の値を有する前記基準セルのセットの残りのサブセットをプログラムするステップと、 (iii)前記基準セルのセットを使用して前記MRAMメモリ内の前記複数の記憶セルを試験して誤り率を判定するステップと、 (iv)前記誤り率が誤り閾値を超えるか否かを判定するステップと、 (v)前記MRAMメモリ内の前記複数の記憶セルの前記誤り率が前記誤り閾値を超えると判定すると、前記パターンを更新し、前記更新されたパターンに従っていくつかの基準ユニットを前記複数の基準ユニットから選択することによって基準セルのセットを更新し、 (ii)-(v)の前記ステップを繰り返し、そうでない場合、前記基準セルのセットを選択された基準セルとして設定して、前記基準セルのセット内のどのセルが0の値を有し、どれが1の値を有するか示す基準セル情報を記憶するステップと、を含む方法。

IPC (8件)：

G11C 29/44 , G11C 29/24 , G11C 7/14 , G11C 11/54 , G06F 12/00 , G06N 3/063 , G06F 11/22 , G11C 11/16

FI (10件)：

G11C29/44 100 , G11C29/24 , G11C7/14 , G11C11/54 , G06F12/00 550A , G06F12/00 597Z , G06F12/00 560F , G06N3/063 , G06F11/22 607E , G11C11/16

Fターム (15件)：

5B048AA19 , 5B048AA23 , 5B160MM20 , 5L206AA17 , 5L206AA22 , 5L206CC14 , 5L206DD24 , 5L206DD25 , 5L206DD50 , 5L206EE02 , 5L206FF08 , 5L206GG07 , 5L206HH06 , 5L206HH09 , 5L206HH11

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