特許

J-GLOBAL ID：201903001108814321

ゲート駆動装置

発明者： 野村 一郎
出願人/特許権者： 富士電機株式会社
代理人 (1件)： 特許業務法人扶桑国際特許事務所
公報種別：再公表公報
出願番号（国際出願番号）：JP2018017639
公開番号（公開出願番号）：WO2018-225436
出願日： 2018年05月07日
公開日（公表日）： 2018年12月13日
要約：

並列駆動される主スイッチの電流アンバランスを解消したゲート駆動装置を提供する。 主スイッチのMOSトランジスタ(11,12,13)は、主ゲートドライブ部(20)によってターンオンまたはターンオフされる。スイッチング時間計測部(21)は、ゲート電圧の立ち上がりエッジまたは立ち下がりエッジを起点に主スイッチがターンオンまたはターンオフするまでの遅延時間を算出する。信号処理部(22)は、算出されたターンオンまたはターンオフの遅延時間の中でそれぞれ最短の遅延時間との時間差を算出する。スイッチングタイミング調整部(23,24)は、時間差に相当する期間、補助スイッチのMOSトランジスタ(25,26,27)で主スイッチのゲート端子にソース電流を供給させ、MOSトランジスタ(28,29,30)で主スイッチのゲート端子からシンク電流を吸い込ませ、主スイッチの電流バランスを取る。

請求項（抜粋）：

複数のスイッチング素子を並列に接続した主スイッチを駆動するゲート駆動装置であって、 前記スイッチング素子のゲート端子に印加されるゲート電圧の立ち上がりエッジを起点に前記スイッチング素子がターンオンするタイミングまでの第1の遅延時間および前記ゲート電圧の立ち下がりエッジを起点に前記スイッチング素子がターンオフするタイミングまでの第2の遅延時間を前記スイッチング素子ごとに算出するスイッチング時間計測部と、 前記第1の遅延時間の中で最も短い第1の最短遅延時間と前記第1の遅延時間との時間差を算出して第1の時間差信号を出力する第1の時間差算出部と、 前記第2の遅延時間の中で最も短い第2の最短遅延時間と前記第2の遅延時間との時間差を算出して第2の時間差信号を出力する第2の時間差算出部と、 前記第1の時間差信号の時間差に相当するパルス幅を有する第1のパルスを発生する第1のパルス発生部と、 前記第2の時間差信号の時間差に相当するパルス幅を有する第2のパルスを発生する第2のパルス発生部と、 電源と前記スイッチング素子の前記ゲート端子との間に接続され、前記第1のパルスが印加される期間だけ前記ゲート端子にソース電流を供給する第1の補助スイッチと、 前記スイッチング素子の前記ゲート端子とグランドとの間に接続され、前記第2のパルスが印加される期間だけ前記ゲート端子からシンク電流を吸い込む第2の補助スイッチと、 を備えているゲート駆動装置。

IPC (3件)：

H02M 1/00 ,  H02M 1/08 ,  H03K 17/12

FI (4件)：

H02M1/00 M ,  H02M1/08 A ,  H02M1/08 341B ,  H03K17/12

Fターム (20件)：

5H740BA12 ,  5H740BB01 ,  5H740BB02 ,  5H740BB05 ,  5H740BB09 ,  5H740BC01 ,  5H740BC02 ,  5H740KK01 ,  5H740LL05 ,  5H740MM18 ,  5J055AX08 ,  5J055BX16 ,  5J055CX07 ,  5J055DX12 ,  5J055DX73 ,  5J055EY01 ,  5J055EY21 ,  5J055GX01 ,  5J055GX02 ,  5J055GX04