特許
J-GLOBAL ID：201903005771177594
半導体記憶装置
発明者：
,
,
,
,
出願人/特許権者：
代理人 (1件)：
特許業務法人深見特許事務所
公報種別：特許公報
出願番号（国際出願番号）：特願2018-044593
公開番号（公開出願番号）：特開2018-092698
特許番号：特許第6522186号
出願日： 2018年03月12日
公開日（公表日）： 2018年06月14日
請求項（抜粋）：
【請求項1】 第1の方向に沿って配置される複数のワード線と、
前記第1の方向とは異なる第2の方向に沿って配置されるビット線対と、
1つのSRAMセルが1つのワード線および前記ビット線対に結合されるように、前記複数のワード線および前記ビット線対に結合された複数のSRAMセルと、
前記第2の方向に沿って配置され、第1の電圧を供給するよう動作可能な第1の電圧信号配線と、
前記第2の方向に沿って配置され、前記第1の電圧よりも低い第2の電圧を供給するよう動作可能な第2の電圧信号配線と、
書込データに従って、前記ビット線対にデータを転送する書込ドライバ回路と、
前記ビット線対の一方を、前記第2の電圧よりも低い第3の電圧に駆動する書込補助回路とを備え、
前記SRAMセルの各々は、前記第1の電圧と、前記第2の電圧との間に結合され、
前記ビット線対の前記一方は、前記書込データに従って、前記ビット線対の低電位側に対応し、
前記書込補助回路は、
前記第2の方向に沿って配置される第1の信号配線と、
制御信号に従って、前記第1の信号配線を駆動する第1のドライバ回路と、
前記第2の方向に沿って配置され、前記低電位側のビット線に結合され、前記第1のドライバ回路の駆動により前記第1の信号配線との間の結合容量に基づいて前記第3の電圧を生成するよう動作可能な第2の信号配線とを含み、
前記第1の信号配線、前記第2の信号配線、前記第1の電圧信号配線、および前記第2の電圧信号配線は、同じ金属配線層によって構成される、半導体記憶装置。
IPC (2件)：
G11C 11/419 ( 200 6.01)
, G11C 5/02 ( 200 6.01)
G11C 11/419
, G11C 5/02 100
