特許
J-GLOBAL ID：201903006238978115
アクセストリガ型コンピュータアーキテクチャのための誤り訂正およびパイプライン化技法を使用するためのシステムおよび方法
発明者：
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出願人/特許権者：
代理人 (5件)：
小野 新次郎
, 山本 修
, 宮前 徹
, 中西 基晴
, 大牧 綾子
公報種別：公開公報
出願番号（国際出願番号）：特願2018-093548
公開番号（公開出願番号）：特開2019-040589
出願日： 2018年05月15日
公開日（公表日）： 2019年03月14日
要約：
【課題】コンピュータ実装アプリケーションのためのアクセストリガ型アーキテクチャの性能を改善するための方法を提供すること。【解決手段】本方法は、最初に、実行時間に従ってアクセストリガ型アーキテクチャの典型的な動作を実行し、典型的な動作は、データセットおよび命令セットを取得することと、動作に関連付けられた機能ブロックにデータセットを送信するために命令セットを使用することとを含み、機能ブロックは、修正されたデータセットを生成するためにデータセットを使用して動作を実施する。本方法は、さらに、低減された実行時間を作成するために、典型的な動作の実行時間を低減するための典型的な動作のパイプラインを作成し、パイプラインを使用して、低減された実行時間に従って典型的な動作を実行する。【選択図】図6
請求項（抜粋）：
コンピュータ実装アプリケーションのためのアクセストリガ型アーキテクチャの性能を改善するための方法であって、
実行時間に従って前記アクセストリガ型アーキテクチャの典型的な動作を実行するステップであって、前記典型的な動作は、
データセットおよび命令セットを取得することであって、前記命令セットが、ソースポインタと宛先ポインタとからなる現在の命令を含む、複数の命令を含む、取得することと、 前記ソースポインタによって示された第1のシステムメモリロケーションから前記データセットを取り出すこと、
機能ブロックの第2のシステムメモリロケーションに前記データセットを再配置することであって、前記第2のシステムメモリロケーションが、前記命令に基づいて、前記第2のメモリロケーションに関連付けられた前記動作の実行をトリガするために、前記宛先ポインタによって示され、前記機能ブロックが、トリガされたときに前記動作を実行するように構成され、前記機能ブロックは、前記第2のシステムメモリロケーションにおいてデータが受信されるたびにトリガされる、再配置すること、
結果を生成するために、前記データセットを使用して、前記第2のシステムメモリロケーションにおいて前記機能ブロックによって前記動作を実施すること、および
前記第2のシステムメモリロケーションに前記生成された結果を返すことであって、前記機能ブロックが、前記生成された結果を含む修正されたデータセットを生成するために前記データセットを使用して前記動作を実施する、返すこと
によって、前記機能ブロックに前記データセットを送信するために前記命令セットを使用することと
を含む、実行するステップと、
低減された実行時間を作成するために、前記典型的な動作の前記実行時間を低減するための前記典型的な動作のパイプラインを作成するステップと、
前記パイプラインを使用して、前記低減された実行時間に従って前記典型的な動作を実行するステップと、
前記アクセストリガ型アーキテクチャによる実行のための拡張された動作を生成するために、前記典型的な動作中に誤り訂正を実施するステップと、
変更された低減された実行時間を作成するために、前記拡張された動作の第2の実行時間を低減するための前記拡張された動作の変更されたパイプラインを作成するステップと、
前記変更されたパイプラインを使用して、前記変更された低減された実行時間に従って、前記拡張された動作を実行するステップと
を含む、方法。
IPC (1件)：
FI (1件)：
Fターム (1件)：
引用特許：
出願人引用 (1件)
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VLIW型プロセッサ
公報種別：公開公報
出願番号：特願2001-137439
出願人：日本電気株式会社
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