特許
J-GLOBAL ID：201903009153035598
回路設計支援システム、回路設計支援方法、回路設計支援プログラムおよびそのプログラムを記録したコンピュータ読み取り可能な記録媒体
発明者：
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出願人/特許権者：
代理人 (2件)：
須田 篤
, 楠 修二
公報種別：再公表公報
出願番号（国際出願番号）：JP2017028321
公開番号（公開出願番号）：WO2018-025972
出願日： 2017年08月03日
公開日（公表日）： 2018年02月08日
要約：
【課題】確率的動作素子の確率的動作を考慮して設計を行うことができ、確率的動作素子の確率的動作が回路の動作信頼性に与える影響を評価可能な回路設計支援システム、回路設計支援方法、回路設計支援プログラムおよびそのプログラムを記録した記録媒体を提供する。【解決手段】デジタル評価手段26により、HDLで記述された回路情報と、確率的動作素子の確率的な素子値の変化に基づいた動作情報を有する確率的動作ゲートライブラリ22と、確率的動作素子を含まない論理ゲートの動作情報を有する論理ゲートライブラリ23とを論理合成して、各論理ゲートおよび回路全体の動作評価を行う。アナログ評価手段25により、回路情報と、確率的動作素子の素子値の変化を確率的に示す情報を有するアナログ動作モデル21と、確率的動作ゲートライブラリ22と、論理ゲートライブラリ23とに基づいて、確率的動作素子の動作評価を行う。【選択図】図2
請求項（抜粋）：
素子値の変化が確率的に決定される確率的動作素子を含む回路の設計を支援するための回路設計支援システムであって、
前記確率的動作素子の素子値の変化を確率的に示す情報を有するアナログ動作モデルと、前記確率的動作素子を含む論理ゲートの、前記確率的動作素子の確率的な素子値の変化に基づいた動作を示す情報を有する確率的動作ゲートライブラリと、前記確率的動作素子を含まない論理ゲートの動作を示す情報を有する論理ゲートライブラリとを、あらかじめ記憶しておく記憶手段と、
前記回路に対応するハードウェア記述言語(HDL)で記述された回路情報と、前記記憶手段に記憶された前記確率的動作ゲートライブラリと前記論理ゲートライブラリとを論理合成して、各論理ゲートおよび前記回路の動作評価を行うデジタル評価手段と、
前記回路情報と、前記記憶手段に記憶された前記アナログ動作モデルと前記確率的動作ゲートライブラリと前記論理ゲートライブラリとに基づいて、前記確率的動作素子の動作評価を行うアナログ評価手段とを、
有することを特徴とする回路設計支援システム。
IPC (1件)：
FI (5件)：
G06F17/50 668S
, G06F17/50 668G
, G06F17/50 664A
, G06F17/50 662G
, G06F17/50 656B
5B046AA08
, 5B046BA03
, 5B046JA04
, 5B046JA05
, 5B046KA06
