特許
J-GLOBAL ID：201903009396608138
ワードライン不良検出回路を含むメモリ装置及びその駆動方法
発明者：
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出願人/特許権者：
代理人 (3件)：
伊東 忠重
, 伊東 忠彦
, 大貫 進介
公報種別：公開公報
出願番号（国際出願番号）：特願2018-160128
公開番号（公開出願番号）：特開2019-079586
出願日： 2018年08月29日
公開日（公表日）： 2019年05月23日
要約：
【課題】データ保存の信頼性及び動作性能が向上したメモリ装置を提供する。【解決手段】不揮発性メモリ装置100は、基板上に配置された第1メモリセルと、第1メモリセルに接続された第1ワードラインと、第1メモリセルの上部に配置された第2メモリセルと、第1ワードラインの上部に配置され、第2メモリセルに接続された第2ワードラインとを含むメモリセルアレイであって、第2ワードラインに第1電圧が印加されて第2メモリセルがプログラムされた後、第1ワードラインに第1電圧が印加されて第1メモリセルがプログラムされるメモリセルアレイと、第1ワードラインに第1電圧とは異なる第2電圧を印加する間にポンピングクロック信号をモニタリングして第1ワードラインの欠陥を検出するワードライン欠陥検出回路を含む。【選択図】図2
請求項（抜粋）：
基板上に配置された第1メモリセルと、前記第1メモリセルに接続された第1ワードラインと、前記第1メモリセルの上部に配置された第2メモリセルと、前記第1ワードラインの上部に配置され、第2メモリセルに接続された第2ワードラインとを含むメモリセルアレイであって、前記第2ワードラインに第1電圧が印加されて前記第2メモリセルがプログラムされた後、前記第1ワードラインに前記第1電圧が印加されて前記第1メモリセルがプログラムされるメモリセルアレイと、
前記第1ワードラインに前記第1電圧とは異なる第2電圧を印加する間にポンピングクロック信号をモニタリングして前記第1ワードラインの欠陥を検出するワードライン欠陥検出回路とを含んでなる、メモリ装置。
IPC (6件)：
G11C 29/12
, H01L 27/115
, H01L 21/336
, H01L 29/788
, H01L 29/792
, G11C 29/02
G11C29/12
, H01L27/11582
, H01L27/11556
, H01L29/78 371
, G11C29/02 140
5F083EP02
, 5F083EP17
, 5F083EP22
, 5F083EP32
, 5F083EP76
, 5F083ER21
, 5F101BA02
, 5F101BA41
, 5F101BB02
, 5F101BD22
, 5F101BD30
, 5F101BD34
, 5F101BE07
, 5L206AA10
, 5L206DD50
, 5L206EE02
, 5L206EE08
