特許

J-GLOBAL ID：201903012625064377

受動電気コンポーネントを集積したパッケージオンパッケージの方法及び装置

発明者： ヒョン イル キム
出願人/特許権者： インテル・コーポレーション
代理人 (1件)： 龍華国際特許業務法人
公報種別：公開公報
出願番号（国際出願番号）：特願2018-121964
公開番号（公開出願番号）：特開2019-068039
出願日： 2018年06月27日
公開日（公表日）： 2019年04月25日
要約：

【課題】受動電気コンポーネントを集積したパッケージオンパッケージの方法及び装置を提供する。【解決手段】PoP(パッケージオンパッケージ)1000は、鉛直側壁のモールド貫通電極によって1つ又は複数の軸方向においてより小さくなりえる。さらにPoPは、底部パッケージなどのパッケージにある他の受動コンポーネントの上方の上部空間に配置された受動コンポーネント又は他のコンポーネントを含んでよい。点線円1041は、パッケージ700に形成されたボイド内のパッケージ700の表面に、パッケージ900のコンポーネントが電気的又は物理的に結合され得る。PoPは、マザーボード1040にリフローハンダ付けされるハンダボール1045を含む。【選択図】図10

請求項（抜粋）：

マルチパッケージ集積回路を作る方法であって、 ボイドを含むボイド構造を用意する段階であって、前記ボイドは受動電気コンポーネントを収容する大きさに作られている、段階と、 底部回路パッケージを用意する段階であって、前記底部回路パッケージは、底部回路パッケージ基板を含み且つ前記底部回路パッケージのダイ面層に第1の集積回路及び前記ボイド構造を含む、段階と、 前記底部回路パッケージの前記ダイ面層から犠牲層を除去して、前記ボイド構造の前記ボイドを露出させる段階と、 頂部回路パッケージ基板と、前記頂部回路パッケージ基板のダイ面層にある第2の集積回路とを含む頂部回路パッケージを用意する段階と、 前記受動電気コンポーネントを前記ボイドに配置又は形成する段階と、 前記受動電気コンポーネントを前記頂部回路パッケージ基板のインタフェース面と電気的に結合する段階と、 前記受動電気コンポーネントが前記ボイドに入った前記底部回路パッケージ基板に前記頂部回路パッケージ基板を取り付ける段階とを備える、方法。

IPC (7件)：

H01L 25/10 ,  H01L 25/11 ,  H01L 25/18 ,  H05K 1/18 ,  H01L 23/28 ,  H01L 21/56 ,  H05K 3/28

FI (6件)：

H01L25/14 Z ,  H05K1/18 R ,  H05K1/18 S ,  H01L23/28 J ,  H01L21/56 Z ,  H05K3/28 G

Fターム (32件)：

4M109AA01 ,  4M109BA03 ,  4M109CA21 ,  4M109CA26 ,  4M109DA01 ,  4M109DA05 ,  4M109DB15 ,  5E314AA24 ,  5E314AA32 ,  5E314BB02 ,  5E314BB11 ,  5E314CC17 ,  5E314EE05 ,  5E314FF05 ,  5E314FF17 ,  5E314FF21 ,  5E314GG17 ,  5E314GG24 ,  5E314GG26 ,  5E336AA04 ,  5E336AA13 ,  5E336CC31 ,  5E336CC52 ,  5E336CC53 ,  5E336CC55 ,  5E336EE03 ,  5E336EE07 ,  5E336GG30 ,  5F061AA01 ,  5F061BA03 ,  5F061CA21 ,  5F061CA26