特許

J-GLOBAL ID：201903013928539382

半導体装置

発明者： 白川 徹
出願人/特許権者： 富士電機株式会社
代理人 (1件)： 酒井 昭徳
公報種別：再公表公報
出願番号（国際出願番号）：JP2018021772
公開番号（公開出願番号）：WO2019-017104
出願日： 2018年06月06日
公開日（公表日）： 2019年01月24日
要約：

半導体チップ(10)の活性領域(11)に、IGBTを配置したIGBT領域(1)と、当該IGBTに逆並列に接続されたFWDを配置したFWD領域(2)と、が設けられる。FWD領域(2)は、活性領域(11)に互いに離して複数配置される。IGBT領域(1)は、複数のFWD領域(2)の間に挟まれた連続した領域である。IGBT領域(1)およびFWD領域(2)には、それぞれ半導体チップ(10)のおもて面に平行で、かつ同一の第1方向(X)に延びるストライプ状のレイアウトに第1,2ゲートトレンチ(31,32)が配置される。FWD領域(2)のFWDの第2ゲートトレンチ(32)は、IGBT領域(1)のIGBTの第1ゲートトレンチ(31)と離して配置される。この構造を備えることによって、素子特性の悪化を防止することができ、半導体チップ(10)の放熱性を向上させることができ、かつ設計自由度を向上させることができる。

請求項（抜粋）：

半導体基板に設けられた、電流が流れる活性領域と、 前記活性領域に設けられ、第1のトレンチゲート構造を有する第1素子が配置された第1素子領域と、 前記活性領域に設けられ、第2のトレンチゲート構造を有する第2素子が配置された第2素子領域と、 を備え、 前記第1のトレンチゲート構造は、 前記半導体基板の第1主面側に設けられた第1トレンチと、 前記第1トレンチの内部に第1ゲート絶縁膜を介して設けられた第1ゲート電極と、を有し、 前記第2のトレンチゲート構造は、 前記半導体基板の第1主面側に、前記第1トレンチと離して設けられた第2トレンチと、 前記第2トレンチの内部に第2ゲート絶縁膜を介して設けられた第2ゲート電極と、を有し、 前記第2素子領域は、互いに離して複数配置され、 前記第1素子領域は、複数の前記第2素子領域の間に挟まれた連続した領域であることを特徴とする半導体装置。

IPC (5件)：

H01L 29/739 ,  H01L 29/78 ,  H01L 29/861 ,  H01L 29/868 ,  H01L 21/76

FI (12件)：

H01L29/78 655D ,  H01L29/78 657D ,  H01L29/78 652Q ,  H01L29/78 655F ,  H01L29/78 653A ,  H01L29/78 652J ,  H01L29/91 C ,  H01L29/78 652R ,  H01L29/78 657F ,  H01L29/78 657C ,  H01L29/78 652D ,  H01L29/78 655B