特許
J-GLOBAL ID：201903014444949086
半導体装置およびその製造方法、電力変換装置
発明者：
出願人/特許権者：
代理人 (2件)：
吉竹 英俊
, 有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2018-028435
公開番号（公開出願番号）：特開2019-145671
出願日： 2018年02月21日
公開日（公表日）： 2019年08月29日
要約：
【課題】オン状態でJFET抵抗を抑制し、オフ状態でゲートトレンチ底部のゲート絶縁膜を保護する半導体装置を得る。【解決手段】第1導電型の第1の半導体層と、その上層部の第2導電型の第1の半導体領域と、その上層部の第1導電型の第2の半導体領域と、第1、第2の半導体領域を厚さ方向に貫通し、その底面が第1の半導体層内に達するゲートトレンチと、ゲートトレンチの内壁面を覆うゲート絶縁膜と、ゲートトレンチ内に埋め込まれたゲート電極と、ゲートトレンチの底面よりも深い位置において、第1の半導体層の厚さ方向に延在する第2導電型の第2の半導体層と、ゲートトレンチの1つの側面および第1の半導体領域の底面に接し、ゲートトレンチの底面よりも深い位置にまで延在する第2導電型の第3の半導体層と、ゲートトレンチの底面よりも深い位置において、第2の半導体層と前記第3の半導体層との間に介在する第1導電型の第4の半導体層を備える。【選択図】図1
請求項（抜粋）：
第1導電型の第1の半導体層と、
前記第1の半導体層の上層部に設けられた第2導電型の第1の半導体領域と、
前記第1の半導体領域の上層部に設けられた第1導電型の第2の半導体領域と、
前記第1および第2の半導体領域を厚さ方向に貫通するように設けられ、その底面が前記第1の半導体層内に達するゲートトレンチと、
前記ゲートトレンチの内壁面を覆うゲート絶縁膜と、
前記ゲートトレンチ内に埋め込まれたゲート電極と、
前記ゲートトレンチの底面よりも深い位置において、前記第1の半導体層の厚さ方向に延在する第2導電型の第2の半導体層と、
前記ゲートトレンチの1つの側面および前記第1の半導体領域の底面に接し、前記ゲートトレンチの底面よりも深い位置にまで延在する第2導電型の第3の半導体層と、
前記ゲートトレンチの底面よりも深い位置において、前記第2の半導体層と前記第3の半導体層との間に介在する第1導電型の第4の半導体層と、を備える、半導体装置。
IPC (3件)：
H01L 29/78
, H01L 29/12
, H01L 21/336
H01L29/78 652J
, H01L29/78 652T
, H01L29/78 658B
, H01L29/78 652E
