特許
J-GLOBAL ID：201903015573195779

複合電子部品及びその実装基板

発明者：
ジョン、デ ヘオン

ジョン、デ ヘオン について

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アン、ヤン ギュ

アン、ヤン ギュ について

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キム、ホ ヨーン

キム、ホ ヨーン について

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ビュン、マン ス

ビュン、マン ス について

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ソン、スー ホワン

ソン、スー ホワン について


出願人/特許権者：
サムソン エレクトロ-メカニックス カンパニーリミテッド.

サムソン エレクトロ-メカニックス カンパニーリミテッド. について


代理人 (1件)： 龍華国際特許業務法人
公報種別：公開公報
出願番号（国際出願番号）：特願2018-106679
公開番号（公開出願番号）：特開2019-041095
出願日： 2018年06月04日
公開日（公表日）： 2019年03月14日
要約：
【課題】アコースティックノイズを効率的に低減させることができる複合電子部品及びその実装基板を提供する。【解決手段】本発明の複合電子部品は、複数の誘電体層111を有し、誘電体層を間に挟んで互いに対向するように配置される内部電極121、122が積層された本体110及び本体の両端部に配置された第1及び第2外部電極131、132を含む積層セラミックキャパシタ100と、積層セラミックキャパシタの下部に配置されたセラミックチップ200と、が結合した複合体300を含む。セラミックチップは、長さが異なる2つのセラミックチップ200aと200bが上下に結合した2段形状を有する。【選択図】図2
請求項（抜粋）：
複数の誘電体層を有し、前記複数の誘電体層のうちの1つを間に挟んで互いに対向するように配置される内部電極が積層された本体、及び前記本体の両端部に配置された第1及び第2外部電極を含む積層セラミックキャパシタと、前記積層セラミックキャパシタの下部に配置されたセラミックチップと、が結合した複合体を含み、 前記セラミックチップは、長さが異なる2つのセラミックチップが上下に結合した2段形状を有する、複合電子部品。
IPC (4件)：
H01G 4/228 ,  H01G 17/00 ,  H01G 2/06 ,  H01G 2/02
FI (4件)：
H01G4/228 A ,  H01G4/40 301Z ,  H01G2/06 C ,  H01G2/02 101C
Fターム (21件)：
5E082AA01 ,  5E082AB03 ,  5E082BC11 ,  5E082DD01 ,  5E082EE04 ,  5E082EE23 ,  5E082EE26 ,  5E082EE35 ,  5E082FG04 ,  5E082FG26 ,  5E082FG46 ,  5E082FG54 ,  5E082GG10 ,  5E082GG23 ,  5E082GG25 ,  5E082GG28 ,  5E082JJ26 ,  5E082JJ27 ,  5E082KK01 ,  5E082LL02 ,  5E082MM24
引用特許：
出願人引用 (12件)
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審査官引用 (12件)
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