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J-GLOBAL ID：202002210167414793   整理番号：20A0954749

31.2 CIM-SPIN 組合せ最適化問題のためのディジタル計算機インメモリスピン演算子とレジスタベースのスピンを用いた0.5から1.2Vのスケーラブルなアニーリングプロセッサ【JST・京大機械翻訳】

31.2 CIM-Spin: A 0.5-to-1.2V Scalable Annealing Processor Using Digital Compute-In-Memory Spin Operators and Register-Based Spins for Combinatorial Optimization Problems

著者 (3件)： Su Yuqi (Nanyang Technological University,Singapore,Singapore) ,  Kim Hyunjoon (Nanyang Technological University,Singapore,Singapore) ,  Kim Bongjin (Nanyang Technological University,Singapore,Singapore)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： ISSCC  ページ： 480-482  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： Isingモデルの収束特性に基づくアニーリングプロセッサ[1]-[3]は,組合せ最適化問題[4]を解くための魅力的な手段を提供する。量子トンネリング効果を利用した最近開発されたアニーリングプロセッサは,128,000+Josephson接合を用いて2048量子ビットを実現した。しかし,量子アニール器の実用化は,超伝導回路を動作させるための極低温(15mK)と関連する巨大電力消費(25kW)によって制限される。代わりに,低コストCMOSプロセスを用いて,シミュレートしたアニーリングに基づく低電力アニーリングプロセッサ[2]-[3]を最近開発した。しかし,SRAMベースのスピンと係数メモリを有する以前のアニーリングプロセッサは,スケーラビリティが限られており,エネルギー効率とアニーリング時間の改善のための重要な余地がある。本論文では,計算機インメモリスピン演算子とレジスタベースのスピンに基づくスケーラブルなアニーリングプロセッサを提案し,>10xの高エネルギー効率と高速アニーリング時間を可能にした。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *記憶装置 ,  *焼なまし ,  *ディジタル計算機 ,  電力消費 ,  *レジスタ ,  極低温 ,  *計算機械 ,  Ising模型 ,  *演算プロセッサ ,  Josephson接合 ,  SRAM ,  *組合せ最適化問題
準シソーラス用語： CMOSプロセス ,  量子ビット ,  低電力化 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (9件)： CIM ,  SPIN ,  組合せ最適化問題 ,  ディジタル計算機 ,  演算子 ,  レジスタ ,  スピン ,  アニーリング ,  プロセッサ