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J-GLOBAL ID:202002210343690697   整理番号:20A0266098

入力雑音を持つFIRシステムの同定のための新しい可変忘却因子ベースのBias補償RLSアルゴリズムとそのハードウェア実装【JST・京大機械翻訳】

A New Variable Forgetting Factor-Based Bias-Compensated RLS Algorithm for Identification of FIR Systems With Input Noise and Its Hardware Implementation
著者 (4件):
資料名:
巻: 67  号:ページ: 198-211  発行年: 2020年 
JST資料番号: C0226B  ISSN: 1549-8328  CODEN: ITCSCH  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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本論文では,入力雑音下でのシステム同定のために,バイアス補償(VFF-QRRLS-BC)を用いた新しい可変忘却因子QRDに基づく再帰最小二乗アルゴリズムを提案した。収束速度と定常状態平均二乗誤差を改善するために,新しい可変忘却因子方式を提案した。信頼できるバイアス補償のために,付加雑音分散の再帰推定のための新しい方法も提案した。アルゴリズムの平均および平均二乗漸近挙動を解析し,有限サンプル効果による定常状態平均二乗誤差(MSE)を改善するために,自己較正方式をさらに提案した。シミュレーションは,提案したVFFアプローチが,従来の再帰的最小二乗法とその固定FF対応物よりも改善された追跡と定常状態のMSE性能を提供することを示した。このアルゴリズムの実現のために線形配列アーキテクチャを提案し,必要な高価な立方根と分割演算を避けるためにいくつかのハードウェア効率的技術を導入した。提案したアルゴリズムを,Xilinx Zynq~(R)-7000AP SoC ZC702フィールドプログラマブルゲートアレイ(FPGA)上で検証した。10タップ有限インパルス応答(FIR)システムに対して,実装は約11.5kスライスルックアップテーブル(LUT),4.5kスライスレジスタ,50DSP48sを必要とし,200MHzシステムクロックで約0.58MHzのサンプルレートまで動作できる。ハードウェア資源は,分割器と立方根実現を使用する従来の技術よりかなり低い。また,線形アレイアーキテクチャは,そのハードウェア利用の低減により,中程度から低レートへの応用において,収縮アレイに対する魅力的な代替手段として役立つ。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】
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分類 (2件):
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JSTが定めた文献の分類名称とコードです
数値計算  ,  半導体集積回路 

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