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J-GLOBAL ID：202002211284290776   整理番号：20A0854102

PIMAP 並列化反復最適化によるLUTベース技術マッピング改善のための柔軟なフレームワーク【JST・京大機械翻訳】

PIMap A Flexible Framework for Improving LUT-Based Technology Mapping via Parallelized Iterative Optimization

著者 (2件)： Liu Gai (School of Electrical and Computer Engineering, Cornell University, USA) ,  Zhang Zhiru (School of Electrical and Computer Engineering, Cornell University, USA)
資料名： ACM Transactions on Reconfigurable Technology and Systems  (ACM Transactions on Reconfigurable Technology and Systems)
巻： 11  号： 4  ページ： 1-23  発行年： 2019年 
JST資料番号： W5705A  ISSN： 1936-7406  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 現代のFPGA合成ツールは,技術マッピングを実行する前に,入力論理ネットワーク上の論理最適化のあらかじめ決定されたシーケンスを典型的に適用する。論理変換の「既知の正確さ」はしばしば改善されたマッピング結果をもたらすが,プレマッピング論理最適化を駆動する品質計量と実際の技術マッピングによって目標とされるそれらの間には自明でないギャップが残っている。これらの誤った相関は,最終的に結果の準最適品質をもたらす。本論文では,LUTベースFPGAのための反復改善フレームワークの下で論理変換と技術マッピングを結合するPIMapを提案した。各反復において,PIMapは候補最適化の集合から与えられた論理ネットワーク上での変換をランダムに提案する。次に技術マッピングを行い,マッピング結果を利用して,提案した変換を受け入れる可能性を決定した。最適化目的を調整し,反復プロセスの間に必要な時間制約を組み込むことによって,PIMapは,面積最小化,遅延最適化,および遅延制約領域縮小を含む種々の目的のために柔軟に最適化できる。実行時間オーバーヘッドを軽減するために,著者らはさらに並列化技術を導入して,同時に最適化できる複数の小さなサブネットリストに大規模な設計を分解した。実験結果により,PIMapは,EPFLベンチマーク一式に対する最も良く知られた面積と遅延記録の大部分を改善することを含む,一般的に使用されるベンチマークの集合に対して,有望な品質改善を達成することを示した。Please refer to this article’s citation page on the publisher website for specific rights information. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： FPGA ,  ベンチマーク ,  ルックアップテーブル ,  *最適化
準シソーラス用語： 品質改善 ,  オーバヘッド ,  実行時間 ,  遅延制約 ,  時間制約 ,  論理ネットワーク ,  テクノロジーマッピング , 【Automatic Indexing@JST】

著者キーワード (2件)： 技術マッピング ,  ルックアップテーブル

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： 並列化 ,  反復 ,  最適化 ,  LUT ,  技術マッピング ,  フレームワーク