文献

J-GLOBAL ID：202002211979820593   整理番号：20A1930058

最適化と強化を有する2D-Bens-BFT-ピラミッドネットワークから誘導したフラットFPGA布【JST・京大機械翻訳】

Flat FPGA Fabrics Derived from 2D-Benes-BFT-Pyramid Networks with Optimizations and Enhancements

著者 (1件)： Konda Venkat (Konda Technologies Inc., San Jose, CA, USA)
資料名： ACM Proceedings  (ACM Proceedings)
号： FPGA ’19  ページ： 307  発行年： 2019年 
JST資料番号： D0698C  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 変換と最適化を有する2D-BFT-Pyramidネットワークに基づく階層的FPGA織物は,有意な面積,電力,および性能節減を提供するとしても,2D-MeshベースのFPGA織物と比較して,まだいくつかの欠点がある。例えば,階層的多段織物は,特定のタイルサイズのタイルレベルで複製され,ベンチマークエミュレートの配置に関係なく一貫した結果を与えず,特定の階層が特定の階層を横断するならば,特定の貴重なルーティング資源が使用可能であった。階層的多段ネットワークをフラットな多段ネットワークに変換するためのいくつかの強化,技術および最適化を提示し,それらをマルチプレクサおよびワイヤの両方において各論理ブロックに対して複製する。また,多重信号Uターンを多段ネットワークに固有に1つのUターンだけに対抗できるように,信号経路または同一ステージ接続のいくつかのワイヤを横断するために,単一マルチプレクサ遅延を有する任意の長さのカスケード可能なワイヤを提供する技術を提案した。著者らは,既存の2D-Meshベース織物をシームレスに置き換えるために,多段ネットワークベースのFPGAファブリックを作る目標を達成し,しかし,配置,ルーティングおよびすべてのCADツールを含む,あらゆるingをそのまま維持する。~3X面積節約と,他の次元における大幅な改善とパリティにおけるルーティング実行時間で,いくつかの商用FPGAにおいて,フラットな多段ネットワークベースのFPGAファブリックを実行した。一般的な2D-Meshネットワークベース織物と比較して,多段ネットワークベースFlat FPGA織物に対する利点と絶対的な欠点を例証した。前述のFlat FPGA Fabric技術は,2011年9月7日以来,US9374322,US9509634,およびそれらの継続特許で特許保護された。Please refer to this article’s citation page on the publisher website for specific rights information. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *最適化 ,  電力 ,  *ネットワーク ,  経路選定 ,  エミュレーション ,  多重装置 ,  *二次元 ,  金属線 ,  ベンチマーク ,  *FPGA
準シソーラス用語： シームレス ,  実行時間 ,  Uターン , 【Automatic Indexing@JST】

著者キーワード (8件)： 2d-Benesネットワーク ,  2d-bftネットワーク ,  2d-bft-ピラミッドネットワーク ,  2d多段ネットワーク ,  フラットフガ織物 ,  fpga織物 ,  階層的fpga織物 ,  多段fpga織物

分類 (4件)： 計算機網  (JC03000K) ,  半導体集積回路  (NC03162T) ,  ディジタル計算機方式一般  (JC02010O) ,  計算機システム開発  (JD02010R)

タイトルに関連する用語 (8件)： 最適化 ,  強化 ,  2D ,  ピラミッド ,  誘導 ,  フラット ,  FPGA ,  布