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J-GLOBAL ID：202002214350464585   整理番号：20A0716335

誤り検出と低面積ASIC実装によるセキュアなモジュラ分割アルゴリズム埋込み【JST・京大機械翻訳】

A Secure Modular Division Algorithm Embedding with Error Detection and Low-Area ASIC Implementation

著者 (4件)： Hu Xiaoting (Department of Software Engineering, Huazhong University of Science and Technology, Wuhan, Hubei, China) ,  Hu Xiaoting (Department of Computer Science and Technology, Jiangsu Normal University, Xuzhou, Jiangsu, China) ,  Qin Zhongping (Department of Software Engineering, Huazhong University of Science and Technology, Wuhan, Hubei, China) ,  Yang Qi (Changjiang Securities Company Limited, Wuhan, Hubei, China)
資料名： Journal of Signal Processing Systems  (Journal of Signal Processing Systems)
巻： 92  号： 4  ページ： 375-387  発行年： 2020年 
JST資料番号： W2025A  ISSN： 1939-8018  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： ドイツ (DEU)  言語： 英語 (EN)

抄録/ポイント： モジュール分割操作は公開鍵暗号システムにおいて重要な応用を有する。それはRSAとECCにおける最も複雑で時間消費される操作である。その安全で効率的な実装はこれらの暗号システムの安全性と性能に大きく影響する。本論文では,誤差検出を埋め込んだモジュール分割アルゴリズムを提案した。ASIC実装アーキテクチャ(タイプ-8,タイプ-16,タイプ-32,タイプ-64)の4つのコンピューティングタイプを,エラー検出比率,時間オーバーヘッドとハードウェアオーバーヘッドの間の最適トレードオフを捜すために調査した。これらの実装アーキテクチャをVerilog言語でモデル化し,OSU 90nm CMOS標準セルライブラリを用いてSynopsys Design Compilerを用いて合成した。実験結果は,提案したタイプ64が,平均24.71%の余分な面積オーバーヘッドと0.52%の時間オーバーヘッドで,ほぼ100%の誤差検出確率を得ることができることを示した。さらに,単一モジュール分割モジュールの実装のために,提案したタイプ64アーキテクチャは,最先端の再探索と比較して,スループット率のわずかな減少により,平均で60.74%の面積オーバーヘッドを節約した。この実装はモジュール分割の面積オーバーヘッドを大幅に低減するだけでなく,モジュール分割実装のセキュリティも改善する。Copyright Springer Science+Business Media, LLC, part of Springer Nature 2019 Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 言語 ,  セキュリティ ,  CMOS ,  ハードウェア ,  公開鍵暗号 ,  スループット ,  暗号 ,  *ASIC ,  *アルゴリズム ,  計算機アーキテクチャ ,  *誤り検出
準シソーラス用語： セルライブラリ ,  Verilog ,  オーバヘッド , 【Automatic Indexing@JST】

著者キーワード (4件)： モジュラ分割 ,  同時誤り検出 ,  セキュアなシストリックアーキテクチャ ,  ASIC実装

分類 (1件)： 符号理論  (ND02030R)

タイトルに関連する用語 (6件)： 誤り検出 ,  面積 ,  ASIC ,  実装 ,  アルゴリズム ,  埋込み