文献

J-GLOBAL ID：202002218588719428   整理番号：20A1961303

12b 200MS/s SAR ADCのための高速応答基準電圧バッファ【JST・京大機械翻訳】

A Fast Response Reference Voltage Buffer for 12b 200MS/s SAR ADC

著者 (3件)： He Wenbin (Fudan University,State Key Laboratory of ASIC and System,Shanghai,P. R. China,201203) ,  Ye Fan (Fudan University,State Key Laboratory of ASIC and System,Shanghai,P. R. China,201203) ,  Ren Junyan (Fudan University,State Key Laboratory of ASIC and System,Shanghai,P. R. China,201203)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： MWSCAS  ページ： 1-4  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,参照電圧バッファ(RVB)の電力消費に対するデカップリングキャパシタの影響を解析し,高速ADCに適用されるバルク変調を有するPMOS支援構造を提案した。参照オーバーシュートに対する応答は,PMOSソースフォロワーブランチによって改善された。応答増強技術は,一対の交差結合キャパシタとバルク変調からなり,さらに基準電圧沈降時間を減少させた。この概念を28nm CMOSの冗長性なしに12b 200MS/s SAR ADCに適用した。ADCとRVBはそれぞれ3.63mWと14.11mWを消費する。シミュレーションは,SNDRとSFDRが92.2MHz入力で65.39dBと77.25dBであることを示した。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *沈降 ,  冗長性 ,  電力消費 ,  オーバシュート ,  CMOS
準シソーラス用語： PMOS構造 ,  *基準電圧 ,  SFDR ,  *高速応答 ,  SNDR , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： SAR ,  ADC ,  高速応答 ,  基準電圧 ,  バッファ