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J-GLOBAL ID：202002219175813874   整理番号：20A1704390

同期位相シフト回路と遅延線に基づく高分解能DPWM【JST・京大機械翻訳】

A High Resolution DPWM Based on Synchronous Phase-Shifted Circuit and Delay Line

著者 (6件)： Cheng Xin (School of Electronic Science and Applied Physics, Hefei University of Technology, Hefei, China) ,  Shao Wanjing (School of Electronic Science and Applied Physics, Hefei University of Technology, Hefei, China) ,  Xu Lixin (Cadence, Shanghai, China) ,  Zhang Yongqiang (School of Electronic Science and Applied Physics, Hefei University of Technology, Hefei, China) ,  Xie Guangjun (School of Electronic Science and Applied Physics, Hefei University of Technology, Hefei, China) ,  Zhang Zhang (School of Electronic Science and Applied Physics, Hefei University of Technology, Hefei, China)
資料名： IEEE Transactions on Circuits and Systems 1: Regular Papers  (IEEE Transactions on Circuits and Systems 1: Regular Papers)
巻： 67  号： 8  ページ： 2685-2692  発行年： 2020年 
JST資料番号： C0226B  ISSN： 1549-8328  CODEN： ITCSCH  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,高解像度のディジタルパルス幅変調器(DPWM)のハイブリッドアーキテクチャを提案した。さらに,線形性性能を改善するために,クリティカルパスを新しい同期位相シフト回路によって最適化した。また,キャリーチェーンベースの遅延線を利用して,時間分解能を改善した。提案したアーキテクチャを持つ14ビットDPWMを実装し,Altera Cyclone IV FPGAにより試験した。実験結果は,DPWMが高い線形性を達成し,R2が0.9994以上を維持することを示した。さらに,出力デューティサイクルは0.9429%から99.2%まで広い範囲をカバーし,時間分解能は約41.3psであった。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 最適化 ,  チェーン ,  *移相器 ,  *遅延線 ,  線形性 ,  ディジタル方式 ,  *高分解能 ,  計算機アーキテクチャ ,  FPGA ,  時間分解能 ,  クリニカルパス
準シソーラス用語： デューティサイクル ,  ハイブリッドアーキテクチャ , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (3件)： 位相シフト回路 ,  遅延線 ,  高分解能