文献

J-GLOBAL ID：202002219710688200   整理番号：20A0032457

SRAMのためのNEALEベースマルチビット隣接誤り訂正コーデックの設計と評価【JST・京大機械翻訳】

Design and Evaluation of Neale-Based Multi-bit Adjacent Error-Correcting Codec for SRAM

著者 (6件)： Tripathi Sayan (Dept. of ETCE, Jadavpur University, Jadavpur, Kolkata, India) ,  Jana Jhilam (Dept. of ETCE, Jadavpur University, Jadavpur, Kolkata, India) ,  Samanta Jagannath (Haldia Institute of Technology, Haldia, India) ,  Raj Aman (Haldia Institute of Technology, Haldia, India) ,  Ranjan Deep (Haldia Institute of Technology, Haldia, India) ,  Singh Mayank Pratap (Haldia Institute of Technology, Haldia, India)
資料名： Lecture Notes in Electrical Engineering  (Lecture Notes in Electrical Engineering)
巻： 602  ページ： 259-268  発行年： 2020年 
JST資料番号： W5070A  ISSN： 1876-1100  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： ドイツ (DEU)  言語： 英語 (EN)

抄録/ポイント： CMOS技術におけるスケーリングにより,多重ビットアップセット(MBU)はメモリにおいて広く発生した。その結果,メモリの複数の隣接ビットが破壊され,価値ある情報が失われる。これらの問題を軽減するために,マルチビット隣接誤り訂正符号をSRAMメモリに一般的に使用する。静的ランダムアクセスメモリ(SRAM)デバイスを保護するために,単一誤差補正二重誤差検出-二重隣接誤差補正(SEC-DED-DAEC)コードを用いて,放射線または雑音源誘起MBUを緩和した。これらの符号は,単一および二重隣接誤差を補正することができ,また,二重誤差を検出することができた。本論文では,3つの異なるSEC-DED-DAEC符号を設計し,SRAMメモリ用に実装した。これらの符号のすべての機能ブロックをシミュレーションし,FPGAとASICプラットフォームの両方で合成した。異なるSEC-DED-DAEC符号の性能を面積と遅延の観点から観測した。Copyright 2020 Springer Nature Singapore Pte Ltd. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： ソフトエラー ,  誤り検出 ,  誤り訂正 ,  FPGA ,  誤り訂正符号 ,  放射線 ,  ASIC ,  記憶装置 ,  雑音発生器 ,  RAM【メモリ】 ,  *SRAM
準シソーラス用語： 多重ビットアップセット ,  CMOS技術 , 【Automatic Indexing@JST】

著者キーワード (6件)： Nealeコード ,  誤り訂正符号(ECCS) ,  メモリ ,  ソフトエラー ,  SEC-DED-DAEC ,  マルチビットアップセット(MBUS)

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： SRAM ,  マルチビット ,  誤り訂正 ,  コーデック ,  設計 ,  評価