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J-GLOBAL ID：202002221050241625   整理番号：20A2014028

分散演算を用いたFIRフィルタの効率的なFPGA実装【JST・京大機械翻訳】

Efficient FPGA Implementation of FIR Filter Using Distributed Arithmetic

著者 (2件)： Datta Debarshi (Department of Electronics and Communication Engineering, Brainware Group of Institutions, Kolkata, India) ,  Dutta Himadri Sekhar (Department of Electronics and Communication Engineering, Kalayani Government Engineering College, Nadia, India)
資料名： Lecture Notes in Electrical Engineering  (Lecture Notes in Electrical Engineering)
巻： 664  ページ： 151-160  発行年： 2020年 
JST資料番号： W5070A  ISSN： 1876-1100  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： ドイツ (DEU)  言語： 英語 (EN)

抄録/ポイント： 本論文は,領域時間効率的設計のためのハードウェア実装に適した乗算器のない構造である分散演算(DA)技術を用いて,パイプラインベースの有限インパルス応答(FIR)アーキテクチャの実現を短くする。FIRアーキテクチャの性能は,キャリーブアキュムレータユニット(CSA)を導入することによって大幅に増加した。DAベースの部分積係数計算のための従来の加算器ベースのシフト蓄積ユニットをCSAによって置換して,臨界経路遅れを減らした。並列デュアルポートランダム同期静的アクセスメモリ(DPSSRAM)を含むことにより,動作速度をさらに改善した。入力ビットは並列形式で,1つは間隔当たり1単語である。修正アーキテクチャはFIRフィルタ性能を加速する。提案したDA FIRフィルタを,Xilinx Virtex-5(XC5VLX50T)フィールドプログラマブルゲートアレイ(FPGA)ボードで試験した。実装結果は,8ビット入力と16係数を有する修正DAベースFIRフィルタが,他の最近のアーキテクチャより28.57%面積と50.14%速度効率的であることを示した。Copyright The Editor(s) (if applicable) and The Author(s), under exclusive license to Springer Nature Singapore Pte Ltd. 2020 Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： フィルタ ,  乗算器 ,  加算器 ,  *演算 ,  臨界 ,  パイプライン演算 ,  *FIRフィルタ ,  計算機アーキテクチャ ,  パイプライン処理 ,  単語 ,  *FPGA
準シソーラス用語： 有限インパルス応答 ,  ハードウェア実装 ,  *FPGA実装 , 【Automatic Indexing@JST】

著者キーワード (4件)： 分散演算 ,  DPSSRAM ,  FIR ,  FPGA

分類 (2件)： ディジタルフィルタ  (NC04022Z) ,  専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (2件)： FIRフィルタ ,  FPGA実装