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J-GLOBAL ID：202002222603648906   整理番号：20A0374998

ハードウェアインザループ(HIL)シミュレーションによる異なる相互接続ユニットのためのシステムレベル設計検証試験【JST・京大機械翻訳】

System Level Design Verification Testing for Different Interconnected units with Hardware-in-the-loop (HIL) Simulation

著者 (3件)： Mutlu Halil (Electronics Design Team, DEICO,Ankara,Turkey) ,  Atakan Hayati Cem (Electronics Design Team, DEICO,Ankara,Turkey) ,  Yildirim Yusuf (Electronics Design Team, DEICO,Ankara,Turkey)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： AUTOTESTCON  ページ： 1-3  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 複雑なシステムにおいて,システムの各インタフェイスを別々にテストすることは,テストのコヒーレントな方法ではなく,テスト品質を低下させる。特に設計検証試験において,試験品質の向上は,全体としてシステムを同時に考慮することにより,すべてのインタフェイスのシステムレベルの反応と応答を試験することによって達成できる。本研究では,ハードウェア-イン-テループ(HIL)シミュレーションによる4つの異なるユニットの設計検証試験のために作成した試験システムを説明した。UUTに接続されるユニットのシミュレーションにより,ユニットの全界面をカバーする設計検証試験(UUT)を実証した。総合試験システムは,自動試験装置(ATE)設計とHILシミュレーション設計の2つの主要部分に分割される。ATEの設計プロセスは,システムにおける相互接続ユニットに属するすべてのインタフェイスのテスト要件,仕様,および同定を含んでいる。ハードウェア選択とそれらの間の接続は,それらが一緒に,あるいは別々にテストできるような方法で,4つの異なるUUTに対して達成される。HILシミュレーションの設計プロセスにおいて,UUTとUUT自身に接続された各サブシステムを別々に考慮した。各サブシステムと各UUTに対する要求は,インタフェイス制御文書内で満たされる。試験の品質を向上させるために,各サブシステムの間の電気的インタフェイスの通信と制御をリアルタイムで実行した。通信インタフェイスはRS422,RS485,MILSTD-1553,テレネットおよびCANopenから構成されている。各UUTの反応と応答を収集し,HILシミュレーションを改良した。最後に,HILシミュレーション内の4つの異なるUUTの設計検証試験のアプローチに関する議論と試験品質の改善を明らかにした。さらに,本研究では,HILに対するDEICOにより使用される試験アプローチを詳細に検討した。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 品質 ,  コヒーレンス ,  *シミュレーション ,  インタフェイス ,  界面 ,  *相互接続 ,  *ハードウェア ,  自動試験
準シソーラス用語： 通信インタフェイス ,  実時間 ,  サブシステム ,  デザインプロセス ,  設計検証 ,  システム・レベル設計 ,  *ハードウェアインザループ , 【Automatic Indexing@JST】

分類 (4件)： 図形・画像処理一般  (JE04010I) ,  電力系統一般  (NB02000E) ,  パターン認識  (JE07000S) ,  音声処理  (JE05000E)

タイトルに関連する用語 (6件)： ハードウェアインザループ ,  HIL ,  シミュレーション ,  相互接続 ,  システムレベル設計 ,  検証試験