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J-GLOBAL ID：202002224409171957   整理番号：20A0827464

SRAM安定性解析と性能-異なるキャッシュ構成のための信頼性トレードオフ【JST・京大機械翻訳】

SRAM Stability Analysis and Performance-Reliability Tradeoff for Different Cache Configurations

著者 (5件)： Zhang Rui (School of Electrical and Computer Engineering, Georgia Institute of Technology, Atlanta, GA, USA) ,  Liu Taizhi (School of Electrical and Computer Engineering, Georgia Institute of Technology, Atlanta, GA, USA) ,  Yang Kexin (School of Electrical and Computer Engineering, Georgia Institute of Technology, Atlanta, GA, USA) ,  Chen Chang-Chih (School of Electrical and Computer Engineering, Georgia Institute of Technology, Atlanta, GA, USA) ,  Milor Linda (School of Electrical and Computer Engineering, Georgia Institute of Technology, Atlanta, GA, USA)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 28  号： 3  ページ： 620-633  発行年： 2020年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： Bias温度不安定性(BTI),ホットキャリア注入(HCI),ゲート-酸化物時間依存絶縁破壊(GTDDB),およびランダム電信雑音(RTN)は,深くスケールされたトランジスタの安定性と全体の回路信頼性を劣化させる。これらのフロントエンド機構は,頻繁なアクセスによるマイクロプロセッサの性能にとって重要な,最初のレベル(L1)キャッシュの静的ランダムアクセスメモリ(SRAM)セルにおいて特に急性である。本論文は,異なるキャッシュ構成に対するBTI,HCI,GTDDB,およびRTNの組合せ効果によるキャッシュ信頼性劣化を分析する方法論を提示した。これは,関連性,キャッシュラインサイズ,キャッシュサイズ,および誤り訂正符号(ECCs)に起因する変動を含んでいる。プロセスと環境パラメータによる時間ゼロ変動も考慮した。まず第一に,著者らは,各々の機構が信頼性劣化に影響を及ぼす方法を分析した。次に,LEON3マイクロプロセッサ内のL1キャッシュの信頼性(故障確率)と性能(ヒット率)の間の関係を解析した。一方,LEON3は,セルアレイの活動を決定し,デューティサイクル,トグル速度,温度,およびセルの供給電圧分布によって特徴付けられた。性能-信頼性トレードオフに関する洞察をキャッシュ設計者に提供した。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 絶縁破壊 ,  時間依存性 ,  誤り訂正符号 ,  RAM【メモリ】 ,  *キャッシュメモリ ,  不安定性 ,  *SRAM ,  マイクロプロセッサ ,  *信頼性 ,  故障率 ,  酸化物 ,  トランジスタ ,  *安定性解析 ,  ホットキャリア
準シソーラス用語： 電信雑音 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： SRAM ,  安定性解析 ,  キャッシュ ,  トレードオフ