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J-GLOBAL ID：202002225089254698   整理番号：20A2763497

kT/C雑音除去による13ビット0.005mm240MS/s SAR ADC【JST・京大機械翻訳】

A 13-bit 0.005-mm² 40-MS/s SAR ADC With kT/C Noise Cancellation

著者 (5件)： Liu Jiaxin (Department of Electrical Engineering, Tsinghua University, Beijing, China) ,  Tang Xiyuan (Department of Electrical and Computer Engineering, The University of Texas at Austin, Austin, TX, USA) ,  Zhao Wenda (Department of Electrical Engineering, Tsinghua University, Beijing, China) ,  Shen Linxiao (Department of Electrical and Computer Engineering, The University of Texas at Austin, Austin, TX, USA) ,  Sun Nan (Department of Electrical Engineering, Tsinghua University, Beijing, China)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 55  号： 12  ページ： 3260-3270  発行年： 2020年 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： フロントエンドサンプルアンドホールド(S/H)回路を有するアナログディジタル変換器(ADC)として,連続近似レジスタ(SAR)ADCは,基本的な信号雑音比(SNR)課題に悩まされる:そのサンプリングkT/C雑音。SNR要求を満たすために,入力コンデンササイズは十分大きくなければならず,ADC入力ドライバと参照バッファの設計に大きな負担をもたらす。本論文は,kT/Cノイズキャンセル化技術によるSAR ADCを提示した。ADC入力キャパシタサイズの実質的な低減を可能にするが,大きなkT/C雑音ペナルティは不要である。それはADC入力ドライバと参照バッファのための要求を大いに緩和する。40nm CMOSで,プロトタイプ13ビットADCは240-fF入力容量だけを持ち,0.005mm2の小さい面積を占める。40MS/sでの運転では,Nyquist周波数帯域にわたって69dBの信号対雑音比(SNDR)を達成し,一方,591μWの電力を消費した。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： SN比 ,  *雑音 ,  電力 ,  レジスタ ,  近似法 ,  周波数帯 ,  ペナルティ ,  *雑音除去 ,  AD変換器 ,  プロトタイプ ,  CMOS
準シソーラス用語： SNDR ,  逐次比較型アナログ-ディジタルコンバータ , 【Automatic Indexing@JST】

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (4件)： 雑音除去 ,  ビット ,  SAR ,  ADC