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J-GLOBAL ID：202002226351644036   整理番号：20A0963920

強化された段間利得誤差成形と量子化誤差成形を用いた77.1dB 6.25MHz-BWパイプラインSAR ADC【JST・京大機械翻訳】

A 77.1-dB 6.25-MHz-BW Pipeline SAR ADC with Enhanced Interstage Gain Error Shaping and Quantization Error Shaping

著者 (7件)： Hsu Chen-Kai (The University of Texas at Austin,Austin,TX,USA,78712) ,  Tang Xiyuan (The University of Texas at Austin,Austin,TX,USA,78712) ,  Zhao Wenda (The University of Texas at Austin,Austin,TX,USA,78712) ,  Xu Rui (The University of Texas at Austin,Austin,TX,USA,78712) ,  Mukherjee Abhishek (The University of Texas at Austin,Austin,TX,USA,78712) ,  Andeen Timothy R. (The University of Texas at Austin,Austin,TX,USA,78712) ,  Sun Nan (The University of Texas at Austin,Austin,TX,USA,78712)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： CICC  ページ： 1-4  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,ステージ間利得誤差許容度を5倍に拡張するために,ディジタル誤差フィードバック技術を採用した,強化された段間利得誤差成形技術を提示した。本論文では,2入力対コンパレータの比を2.7倍低減する受動量子化誤差整形技術も提案した。提案した技術を装備したプロトタイプを40nm CMOSに実装した。それは,6.25MHz帯域幅にわたって77.1dBのSNDRを達成し,一方,100MS/sで動作し,1.38mWを消費した。それは173.7dBのSchreier FoMを達成した。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： コンパレータ ,  帯域幅 ,  許容量 ,  ディジタル方式 ,  *量子化誤差 ,  プロトタイプ ,  CMOS ,  行為
準シソーラス用語： SNDR ,  *利得誤差 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (6件)： 強化 ,  利得誤差 ,  量子化誤差 ,  パイプライン ,  SAR ,  ADC