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J-GLOBAL ID：202002228712273555   整理番号：20A0266094

商品DRAM技術を用いたメモリ内低価格ビットシリアル加算【JST・京大機械翻訳】

In-Memory Low-Cost Bit-Serial Addition Using Commodity DRAM Technology

著者 (3件)： Ali Mustafa F. (School of Electrical and Computer Engineering, Purdue University, West Lafayette, IN, USA) ,  Jaiswal Akhilesh (School of Electrical and Computer Engineering, Purdue University, West Lafayette, IN, USA) ,  Roy Kaushik (School of Electrical and Computer Engineering, Purdue University, West Lafayette, IN, USA)
資料名： IEEE Transactions on Circuits and Systems 1: Regular Papers  (IEEE Transactions on Circuits and Systems 1: Regular Papers)
巻： 67  号： 1  ページ： 155-165  発行年： 2020年 
JST資料番号： C0226B  ISSN： 1549-8328  CODEN： ITCSCH  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： メモリコンピューティングアーキテクチャは,処理ユニットとストレージ間のボトルネックを緩和することにより,メモリと電力壁の挑戦に対処する有望な解決策を提供する。このようなアーキテクチャは,メモリアレイの内部に計算機能を組み込み,大きな内部メモリ帯域幅をより良く利用し,それにより,頻繁なデータ移動を避けることができる。In-DRAMコンピューティングアーキテクチャは,機械学習などの最新のデータ集約アプリケーションの加速において,高スループットとエネルギー改善を提供する。本論文では,局所的なワード線上で機能的に読み込まれることを通して,DRAMアレイ内部のベクトル付加方法論を提案した。提案したプリミティブは,変換された方法でデータを保存することにより,主要な追加操作を実行する。多くの機能は,同時に奇数の列を活性化することによって,DRAMセルにおいて達成される。提案した大多数ベースのビット直列加算は,巨大な並列性と高スループットを可能にした。著者らは,プロセス変動の下で提案されたインDRAM計算方法論のロバスト性を検証し,その信頼性を確認した。提案した方式のエネルギー評価は,標準DDR3-1133インタフェイスにおける通常のデータ読出し操作と比較して,21.7X改善を示した。さらに,最先端のDRAM計算の提案と比較して,提案した方式は,低い面積オーバーヘッド(<1%のDRAMチップ面積)を有する最速の付加機構の1つを提供した。MNIST手書き数字分類データセットに関するk-最近傍(kNN)アルゴリズムを実行する著者らのシステム評価は,従来のvon-Neumannマシンと比較して11.5X性能改善を示した。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 信頼性 ,  計算機アーキテクチャ ,  帯域幅 ,  電力 ,  計算理論 ,  機械学習 ,  ベクトル ,  *記憶装置 ,  アルゴリズム ,  ロバスト性 ,  応用プログラム ,  *加算 ,  主メモリ ,  *DRAM ,  システム評価

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： 商品 ,  DRAM ,  低価格 ,  ビット ,  加算