文献

J-GLOBAL ID：202002229688183798   整理番号：20A1073734

高速コンピューティング応用における16ビット加算器の性能解析【JST・京大機械翻訳】

Performance Analysis of 16 bit Adders in high speed computing applications

著者 (3件)： R Dinesh Kumar J. (Sri Krishna College of Engineering & Technology,Department of Electronics & Communication Engineering,Coimbatore,Tamil Nadu,India) ,  C Ganesh Babu (Bannari Amman Institute of Technology,Department of Electronics & Communication Engineering,Sathyamangalam,Tamil Nadu,India) ,  P Karthi S (Sri Krishna College of Engineering & Technology,Department of Electronics & Communication Engineering,Coimbatore,Tamil Nadu,India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： ICACCE  ページ： 1-7  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 通信世界の現代の日は,主に最小電力消費で高速計算を実行するために高度に組織化されたアーキテクチャの開発に焦点を合わせている。信号処理,データ経路通信,制御および監視応用のような分野での計算を支援するために,様々なアーキテクチャを開発した。高速計算を実行するために,算術論理ユニット(ALU)のアーキテクチャは,電力,面積および伝搬遅延を低減するために,良く組織化されなければならない。ALUの機能ブロックは加算器である。本論文では,電力,面積および電力遅延積のようなVLSIパラメータに関する異なる加算器構造の解析を詳述した。高速計算は,混合データ処理アプリケーションにおいて不可欠であり,これらの計算は,FAのブロックとして開発され,リップルキャリア(RCA),搬送スキップ(CSKA),およびベルトクング加算器(BKA)の組合せとして,16ビットの操作を実行する。これらの高速加算器は,この提案アーキテクチャを用いて実装されるとき,伝搬遅延の低い値を生成する。加算器の最適化構造を,機能的に異なる2つの加算器の効果を組み合わせることによって開発した。提案方法論を計算する電力と速度に基づく加算器の結合機能性は,電力消費が43%減少し,電力遅延積が20.9%,伝搬遅延が46%減少し,また,臨界経路遅れと減少の影響を同定する経路を提供する。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 最適化 ,  電力 ,  電力消費 ,  信号処理 ,  *加算器 ,  通信 ,  応用プログラム ,  データ処理 ,  超LSI ,  高速計算 ,  計算機アーキテクチャ ,  データパス
準シソーラス用語： ALU【プロセッサ】 ,  伝搬遅延 ,  電力遅延積 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (4件)： コンピューティング ,  応用 ,  加算器 ,  性能解析