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J-GLOBAL ID：202002231077995251   整理番号：20A0218708

可観測性の低下の下でのマルチプロセッサキャッシュコヒーレンスメカニズムの検証【JST・京大機械翻訳】

Validating Multi-Processor Cache Coherence Mechanisms under Diminished Observability

著者 (4件)： Kumar Binod (Indian Institute of Technology Bombay) ,  Bhosale Atul Kumar (Indian Institute of Technology Bombay) ,  Fujita Masahiro (University of Tokyo) ,  Singh Virendra (Indian Institute of Technology Bombay)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： ATS  ページ： 99-995  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 現代のチップマルチプロセッサ(CMP)は,必然的にそれらの正しい動作のためにキャッシュコヒーレンスメカニズムを必要とする。しかしながら,複雑なキャッシュコヒーレンスメカニズムの徹底的な機能検証は挑戦的な課題である。これにより,最初のシリコンに逃れるバグが生じ,ポストシリコンステージでの検証を必要とする。本研究では,信頼性問題から生じる設計誤差とソフトエラーの場合におけるバグ検出に役立つオンチップ信号検層法を提案した。次に,ロギングされたコンテンツは,細粒のバグ位置確認のために,オフラインでさらに投棄されることができる。提案した方法論は,コヒーレンストランザクションの信号状態を得るためにキャッシュコヒーレンスプロトコル仕様を利用し,検出器モジュールは,観測された信号状態と正しい信号状態の間に不整合が見出されると,誤差をフラッグする。提案したロギング機構は,最小面積とパワーオーバーヘッドにおける誤差検出待ち時間を減少させる。広く利用されているディレクトリベースのMESIプロトコルを実行する7段MIPSパイプラインを持つ4つのコアマルチプロセッサに関する実験は,提案した方法論が設計誤差の検出に成功することを示した。ソフトエラーの解析も行い,文献における以前に提案した技術と比較して,より短い誤差検出待ち時間を達成した。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： ケイ素 ,  *可観測性 ,  *マルチプロセッサシステム ,  *コヒーレンス ,  検層 ,  待ち時間 ,  信頼性 ,  不整合 ,  誤り検出 ,  ソフトエラー ,  位置決め ,  コンテンツ ,  ディレクトリ ,  検出器 ,  ソフトウェア障害

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (2件)： 可観測性 ,  検証