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J-GLOBAL ID：202002233240242681   整理番号：20A2586092

低コストVPXバックボードバス試験装置【JST・京大機械翻訳】

A low cost test equipment for high speed bus on VPX backplane

著者 (1件)： Ma Like (中国電子科技集団公司第十研究所,四川成都610036)
資料名： Dianzi Jishu Yingyong  (Dianzi Jishu Yingyong)
巻： 46  号： 10  ページ： 69-72,78  発行年： 2020年 
JST資料番号： C2505A  ISSN： 0258-7998  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： 一般的な高速シリアルバス試験方式の利点と欠点を分析し,VPX高速バックプレート構造と信号定義の特徴に対して,低コストのVPXバックボード高速シリアルバスのテスト方法を提案した。FPGAを演算コアとし、巧妙な構造設計と高速直列回路設計を通じて、単回同時テストが最大16対の高速送受信チャネルを実現し、高速シリアルバスが物理層、リンク層からプロトコル層までの信号誤り率テストとアイダイアグラムテストを実現できた。チャネル当たりの試験速度は10Gb/sより大きい。Data from Wanfang. Translated by JST.【JST・京大機械翻訳】

シソーラス用語： 試験装置 ,  演算 ,  構造設計 ,  誤り率 ,  チャネル ,  *アイパターン ,  FPGA
準シソーラス用語： 試験方法 ,  シリアルバス ,  物理層 ,  リンク層 ,  バックボード , 【Automatic Indexing@JST】

分類 (2件)： 計算機網  (JC03000K) ,  入出力インタフェイス  (JC04040J)

タイトルに関連する用語 (3件)： バックボード ,  バス ,  試験装置