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J-GLOBAL ID：202002234942673010   整理番号：20A0914669

近似基本モジュールを用いた小面積および低電力FPGAベース乗算器【JST・京大機械翻訳】

Small-Area and Low-Power FPGA-Based Multipliers using Approximate Elementary Modules

著者 (3件)： Guo Yi (Waseda University,Graduate School of Information, Production and Systems,Kitakyushu,Japan) ,  Sun Heming (Waseda Research Institute for Science and Engineering,Tokyo,Japan) ,  Kimura Shinji (Waseda University,Graduate School of Information, Production and Systems,Kitakyushu,Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： ASP-DAC  ページ： 599-604  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 近似乗算器設計は,精度損失のコストでハードウェア性能を改善する有効な技術である。現在の近似乗算器はほとんどASICに基づいており,一つの特別な応用のために専用である。対照的に,FPGAは,その高性能,再構成可能性,および高速開発のために,多くの応用のための魅力的な選択であった。本論文は,FPGAベースの織物を採用することによって,近似乗算器を設計するための新しい方法論を提示した。面積と待ち時間は,乗算器における搬送伝搬経路を切断することによって著しく減少した。さらに,提案した小サイズ近似乗算器を基本モジュールとして用いることにより,アーキテクチャ空間上の高次乗算器を探索した。異なる精度要求に対して,近似8個の乗算器に対する8個の構成を検討した。平均相対誤差距離(MRED)に関して,提案した8つの8つの8つの乗算器の精度損失は,0.17%と低かった。正確な乗算器と比較して,著者らの提案した設計は,面積を43.66%,電力を20.36%削減することができた。臨界経路待ち時間減少は27.66%に達した。提案した乗算器の設計は,複雑な精度を持つ他の設計よりも良好な精度-ハードウェアトレードオフを有する。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *電力 ,  *乗算器 ,  *近似法 ,  臨界 ,  ハードウェア ,  待ち時間 ,  計算機アーキテクチャ ,  ASIC ,  *FPGA
準シソーラス用語： 再構成可能性 ,  相対誤差 ,  *低電力化 ,  伝搬経路 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (6件)： 近似 ,  モジュール ,  面積 ,  低電力 ,  FPGA ,  乗算器