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J-GLOBAL ID：202002235312475916   整理番号：20A1864284

データセンタのためのループタイリングの再検討とライブ【JST・京大機械翻訳】

Revisiting Loop Tiling for Datacenters Live and Let Live

著者 (5件)： Zhao Jiacheng (State Key Laboratory of Computer Architecture, Institute of Computing Technology, Chinese Academy of Sciences, Beijing, China) ,  Cui Huimin (SKL Computer Architecture, ICT, CAS, University of Chinese Academy of Sciences, Beijing, China) ,  Zhang Yalin (State Key Laboratory of Computer Architecture, Institute of Computing Technology, Chinese Academy of Sciences, Beijing, China) ,  Xue Jingling (School of Computer Science and Engineering, University of New South Wales, Sydney, NSW, Australia) ,  Feng Xiaobing (SKL Computer Architecture, ICT, CAS, University of Chinese Academy of Sciences)
資料名： ACM Proceedings  (ACM Proceedings)
号： ICS ’18  ページ： 328-340  発行年： 2018年 
JST資料番号： D0698C  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： DNNが現代のデータセンターにおいて人気を獲得するので,共配置シナリオにおけるDNNのためのコンパイラ最適化を再検討することが必須である。ループタイリングは,DNNが大量のデータに反復的に一連の行列計算を適用するので,最も重要なコンパイラ最適化である。著者らは,マトリックスベースのアプリケーションAのためのピアアウェアTSS(Tile Emmet Selection)モデルを得るために,再利用パターン中心アプローチを導入した。重要な洞察は,A(onceタイル)の共同運転キャッシュ挙動が,その共実行ピアにより発揮されるキャッシュ圧力と共に,その共実行者のコードを解析する必要なしに,そのデータ再利用パターンによって決定可能であることである。静的タイリング(その共運転ピアを考慮せずにA静的にタイルサイズを決定する)と比較して,著者らのピアアウェアチリングは,A(Aのパフォーマンスの最適化)またはAに対する高速ピアアウェアド(その性能の最適化による)のより高速なピアアウェア効率的なコードを生成するコンパイラを可能にする。さらに,著者らのピアアウェアチリングは図書館開発者も図書館ルーチン(静的タイリングよりも効果的に)の性能を向上させることを可能にした。Please refer to this article’s citation page on the publisher website for specific rights information. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 最適化 ,  コンパイラ ,  *データセンタ ,  キャッシュメモリ ,  応用プログラム ,  再利用
準シソーラス用語： ルーチン ,  行列計算 ,  コンパイラ最適化 , 【Automatic Indexing@JST】

著者キーワード (10件)： コード生成 ,  コロケーション ,  クロスコア干渉 ,  ループタイリング ,  マルチコアプロセッサ ,  パラメトリックタイリング ,  サービス品質 ,  再利用距離 ,  共有資源コンテンション ,  タイルサイズ選択

分類 (3件)： 計算機網  (JC03000K) ,  その他の情報処理  (JE15050M) ,  記憶方式  (JC02040V)

タイトルに関連する用語 (3件)： データセンタ ,  ループ ,  タイリング