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J-GLOBAL ID：202002235497326943   整理番号：20A0973072

ディジタル信号処理システムに用いるマイクロ回路の超動作メモリのセルにおける潜在欠陥検出法【JST・京大機械翻訳】

Methods of Detecting Latent Defects in Cells of the Super-Operative Memory of Microcircuits Used in the Digital Signal Processing Systems

著者 (4件)： Smirnov K. K. (Moscow Aviation Institute (National Research University), Scientific Research Institute of System Analysis (SRISA/NIISI RAS),Moscow,Russia) ,  Ushkar M. N. (Moscow Aviation Institute (National Research University),Moscow,Russia) ,  Nazarov A. V. (Moscow Aviation Institute (National Research University), Scientific Research Institute of System Analysis (SRISA/NIISI RAS),Moscow,Russia) ,  Blinov V. V. (Scientific Research Institute of System Analysis (SRISA/NIISI RAS),Moscow,Russia)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： IEEECONF  ページ： 1-6  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文は,ディジタル信号処理システムで使用される超動作メモリ(さらにメモリチップ)のチップにおける潜在的欠陥を検出するための現代的方法の低効率の理由を明らかにした。第一の理由は,技術設計基準の一定の低下によるものである。第二の理由は,メモリチップの機能試験の最新システムが,実時間でチップ内の潜在的欠陥を検出できないことである。第3の理由として,メモリチップのテストに広く使われている最新の「マーチング」テストの不十分な有効性を指摘することができる。本論文では,メモリチップテストを組織化するための複雑なアプローチを提案した。このアプローチは,試験したチップの数学モデルとトポロジーモデルの間に密接な関係を維持している。これは,メモリチップテスト法の低効率のために,上記の理由の最初の2つを排除することである。このアプローチを実装するハードウェア-ソフトウェア複合体は,元のハードウェア指向プログラミング言語鋼に基づく統一情報環境の保全を保証する。上記の第3の理由を排除するために,特別なコンポーネント「メモリ」を複雑な部分として実装した。これは,良く知られた実装とは異なり,任意の複雑さの機能試験を行うことを可能にする。この構成要素は,以前の試験からの統計に基づく短い動的メモリ試験である「マーチング」試験のバージョンを実装する。後者の環境は試験チップに費やされる全時間を大幅に低減する。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 位相幾何学 ,  *記憶装置 ,  プログラミング言語 ,  鋼 ,  数学モデル ,  *故障検出 ,  複合体 ,  ハードウェア ,  ソフトウェア ,  有効性 ,  ダイナミックメモリ ,  設計基準
準シソーラス用語： *ディジタル信号処理 ,  複雑性 ,  実時間 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (4件)： ディジタル ,  信号処理システム ,  セル ,  欠陥検出