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J-GLOBAL ID：202002235937656593   整理番号：20A0964796

超低電力応用のための8ビット安定SRAMの設計と解析【JST・京大機械翻訳】

Design and Analysis of 8-Bit Stable SRAM for Ultra Low Power Applications

著者 (5件)： Gavaskar K. (Kongu Engineering College,Electronics and Communication Engineering,Erode,India) ,  Ravivarma G. (Kongu Engineering College,Electronics and Communication Engineering,Erode,India) ,  Narayanan M. Sankara (Kongu Engineering College,Electronics and Communication Engineering,Erode,India) ,  Nachammal S. Sreenidhi (Kongu Engineering College,Electronics and Communication Engineering,Erode,India) ,  Vignesh K. (Kongu Engineering College,Electronics and Communication Engineering,Erode,India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： ICDCS  ページ： 221-225  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： SRAM(静的ランダムアクセスメモリ)速度と電力消費は,読出しと書込み操作の間に電力を低減する電力消費による複雑な設計をもたらす最も重要なものである。漏れ電力を超えることは,深いミクロンプロセスに使用されてきたCMOSにおける主要な関心事になっている。供給電圧を下げると,低い酸化物厚さとしきい値電圧に導く。本論文の目的は,SRAMが各技術を用いて設計される既存の漏れ電力技術を解析することである。これらの技術は波形が解析されるタンナーツールに実装される。これにより,明確なアイデアを得た。8つの・8SRAMのアレイを設計した。このセル設計は静的電力散逸を低減することができ,高い読取安定性が予測される。図式解法を決定するために,Tanner EDAツールを用いた。提案した技術の性能を面積と電力の観点から調べた。設計技術を解析した。得られた結果に基づいて,静的電力散逸の減少があり,メモリセルの安定性も改善された。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *電力 ,  図式解法 ,  酸化物 ,  電力消費 ,  記憶素子 ,  *SRAM ,  RAM【メモリ】 ,  CMOS
準シソーラス用語： 閾値電圧 ,  供給電圧 ,  漏れ電力 ,  *超低消費電力 ,  セル設計 ,  読出し , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： 低電力 ,  応用 ,  SRAM ,  設計 ,  解析