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J-GLOBAL ID：202002236032638476   整理番号：20A1798584

高性能マルチコアプロセッサのための近側プリフェッチスロットリング適応プリフェッチ【JST・京大機械翻訳】

Near-side prefetch throttling adaptive prefetching for high-performance many-core processors

著者 (5件)： Heirman Wim (Intel Corporation) ,  Bois Kristof Du (Intel Corporation) ,  Vandriessche Yves (Intel Corporation) ,  Eyerman Stijn (Intel Corporation) ,  Hur Ibrahim (Intel Corporation)
資料名： ACM Proceedings  (ACM Proceedings)
号： PACT ’18  ページ： 1-11  発行年： 2018年 
JST資料番号： D0698C  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 現代のプロセッサにおいて,プリフェッチは,長い待ち時間メモリアクセスを隠すための必須部品である。しかし,プリフェッチは,キャッシュからの有用なデータ,あるいは,貴重なメモリ帯域幅の飽和により,性能を容易に劣化させる。したがって,プリフェッチの活動の調整は重要な問題である。既存の技法は,攻撃的プリフェッチの負の症状の検出,例えば,不使用のプリフェッチやメモリ帯域幅飽和,および応答におけるプリフェッチのスロットルに焦点を向ける傾向がある。これらの遠側スロットリング技術は,それらが重要な追跡状態を必要とするので,非効率であり,積極的であるよりむしろ負の効果に対して反応性であると主張する。筆者らは,後期プリフェッチの検出と,ほとんどのプリフェッチが遅くない点を追跡するためのプリフェッチ距離の調整により作動する,近傍スロットリングをコインする代替技術を提案した。後期プリフェッチは定義が有用であるので,後期プリフェッチの検出は,無使用のプリフェッチの検出と防止に,排他的に sみ出す。この解は,ハードウェアに実装するのに安価であり,オフチップ帯域幅飽和に関するスロットリングを含み,ハードウェアとソフトウェアプリフェッチの両方に適用し,多くの要求を作り出すために最も有用なプリフェッチアルゴリズムを自然に許す多重同時プリフェッチを制御できる。広範囲の逐次および並列アプリケーションを走る多くのコアアーキテクチャの詳細なシミュレーションを通して,著者らは,著者らの近傍スロットリング(NST)提案が,著しく低い実装コストを持つにもかかわらず,最先端のフィードバック指向プリフェッチ(FDP)に類似して,アプリケーション挙動の変化により速く反応でき,より多様な使用事例に適用できることを示した。Please refer to this article’s citation page on the publisher website for specific rights information. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： アルゴリズム ,  記憶装置 ,  キャッシュメモリ ,  多重化 ,  応用プログラム ,  ハードウェア ,  帯域幅 ,  ソフトウェア ,  待ち時間 ,  *演算プロセッサ ,  計算機アーキテクチャ
準シソーラス用語： *プリフェッチ ,  メモリアクセス ,  低価格 ,  *マルチコアプロセッサ , 【Automatic Indexing@JST】

分類 (2件)： 制御方式  (JC02030K) ,  記憶方式  (JC02040V)

タイトルに関連する用語 (4件)： 高性能 ,  マルチコアプロセッサ ,  適応 ,  プリフェッチ