400GbE PAM4電気レーン用DFE誤差伝播とFECインタリービング

ZHAN Yongzheng; HU Qingsheng; ZHANG Yinhang

文献

J-GLOBAL ID：202002236145406940 整理番号：20A0995746

400GbE PAM4電気レーン用DFE誤差伝播とFECインタリービング

DFE Error Propagation and FEC Interleaving for 400GbE PAM4 Electrical Lane

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資料名：
巻： E103.C 号： 2 ページ： 48-58(J-STAGE) 発行年： 2020年
JST資料番号： U0468A ISSN： 1745-1353 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：日本 (JPN) 言語：英語 (EN)

本論文では,PAM4ベースの400Gb/sイーサネット用決定帰還等化器(DFE)の誤差伝搬の影響を解析した。最初に,マルチタップTX FFE(帰還等化器)+RX DFEアーキテクチャを備えたPAM4リンクシステム用誤差伝搬による異なったバースト誤り長の確率を推定するために誤差伝搬の解析モデルを提案した。確率モデルに基づいてシンボル誤り率(SER)とビット誤り率(BER)を計算した後,BERに関する異なった等化器構成の影響について理論解析をシミュレーション結果と比較し,次に,PAM4リンクでのDFE誤差伝搬の効果を評価するために,FEC(フォワード誤差補正)でBER性能を解析した。最後に,BERをさらに削減するために,2つのFECインタリービング方式,記号及びビットインタリービングを使用し,その後,それらの性能改善の理論解析とシミュレーション結果も評価した。シミュレーション結果は,メモリと待ち時間の格納に少しのコストをかけ,非インタリービング方式と比較して,ほとんどの0.52dBのインタリービング利得を達成できることを示した。そして,2つのインタリービング方法間で,シンボルインタリービングは,インタリービング利得とコストのトレードオフの観点から他のものよりも良く機能し,400Gb/sイーサネットに適用することができた。(翻訳著者抄録)

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半導体集積回路

引用文献 (19件)：

[1] P.-C. Chiang, H.-W. Hung, H.-Y. Chu, G.-S. Chen, and J. Lee, “60Gb/s NRZ and PAM4 transmitters for 400GbE in 65nm CMOS,” IEEE International Solid-State Circuits Conference Digest of Technical Papers (ISSCC), San Francisco, USA, pp.42-43, March 2014. 10.1109/isscc.2014.6757329
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[4] L. Tang, W. Gai, L. Shi, X. Xiang, K. Sheng, and A. He, “A 32Gb/s 133mW PAM-4 transceiver with DFE based on adaptive clock phase and threshold voltage in 65nm CMOS,” IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, USA, pp.114-116, March 2018. 10.1109/isscc.2018.8310210
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