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J-GLOBAL ID：202002236366266826   整理番号：20A0480215

電荷共有方式を用いた超高速低電力二重尾部動的コンパレータの設計と解析【JST・京大機械翻訳】

Design and analysis of ultra high-speed low-power double tail dynamic comparator using charge sharing scheme

著者 (2件)： Varshney Vikrant (Electronics and Communication Engineering Department, Motilal Nehru National Institute of Technology, Allahabad, Prayagraj 211004, India) ,  Nagaria Rajendra Kumar (Electronics and Communication Engineering Department, Motilal Nehru National Institute of Technology, Allahabad, Prayagraj 211004, India)
資料名： AEUe  (AEUe)
巻： 116  ページ： Null  発行年： 2020年 
JST資料番号： A0447A  ISSN： 1434-8411  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： ドイツ (DEU)  言語： 英語 (EN)

抄録/ポイント： 本論文では,超高速動的コンパレータを提示した。PMOSパストランジスタはコンパレータのラッチとプリアンプ段で使用される。再生段階では,ラッチは十分な予備増幅利得と非常に少ない電力消費でより速く活性化される。一方,ラッチステージにおけるNMOSトランジスタの交差結合セットアップは,利得と速度を強化する。以前に報告されたコンパレータと異なり,提案した動的回路は,余分な電力消費と遅延を回避し,最適オフセットとキックバック雑音を確立した。90nm CMOS技術におけるCADENCE SPECTREにおける解析的表現,注意深いモンテカルロシミュレーションおよびプロセスコーナー解析の助けを借りて,遅れおよび電力における利点を検証した。シミュレーション結果は,提案した構造が約2.5倍の良好な速度を提供し,変換当たり0.348fJ/凸のエネルギーを持つハイブリッド二重尾部動的コンパレータと比較して電力消費を3倍最小化することを実証した。さらに,それは最適なキックバック雑音と面積を有する2.44mVオフセットを提供した。Copyright 2020 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： コンパレータ ,  前置増幅器 ,  CMOS ,  シミュレーション ,  高速化 ,  電力消費 ,  利得 ,  凸形 ,  *電力 ,  雑音
準シソーラス用語： モンテカルロシミュレーション ,  交差結合 ,  PMOS構造 ,  *低電力化 ,  超高速 , 【Automatic Indexing@JST】

著者キーワード (5件)： ダブルテールダイナミックコンパレータ ,  高速化 ,  低電力 ,  電荷共有方式 ,  ADC

分類 (4件)： 無線通信一般  (ND08010L) ,  マイクロ波・ミリ波通信  (ND08020W) ,  周波数変換回路  (NC05030J) ,  増幅回路  (NC05040U)

タイトルに関連する用語 (6件)： 電荷共有 ,  低電力 ,  尾部 ,  コンパレータ ,  設計 ,  解析