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J-GLOBAL ID：202002236601636846   整理番号：20A2763501

スイッチトキャパシタクロックブースティングに基づくマルチワット,1GHz CMOSサーキュレータ【JST・京大機械翻訳】

Multi-Watt, 1-GHz CMOS Circulator Based on Switched-Capacitor Clock Boosting

著者 (4件)： Nagulu Aravind (Department of Electrical Engineering, Columbia University, New York, NY, USA) ,  Chen Tingjun (Department of Electrical Engineering, Columbia University, New York, NY, USA) ,  Zussman Gil (Department of Electrical Engineering, Columbia University, New York, NY, USA) ,  Krishnaswamy Harish (Department of Electrical Engineering, Columbia University, New York, NY, USA)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 55  号： 12  ページ： 3308-3321  発行年： 2020年 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 線形周期的時変(LPTV)回路に基づく統合非レシプロカルコンポーネントの実現において,著しい最近の進展があった。それにもかかわらず,統合サーキュレータは,電力処理,クロック電力消費,および挿入損失(IL)において,フェライトサーキュレータまたは電気バランス二重装置(EBD)のような統合逆変換と比較して,まだ, compelling先の前進を必要とする。この論文は3つの革新を紹介する。1)新しいスイッチドキャパシタクロックブースト方式;2)周期的負荷インダクタに基づく高Bragg周波数準分散送電線;3)統合サーキュレータとLPTV回路に対する大幅な性能改善を可能にするスイッチ部分反射t-ラインディスプレイに基づく新ジャイレータは,より広くなる。これらは,2.1-/2.6-dB TX-ANT/ANT-RX IL(0.3dBが以前の技術よりも良い),+34-dBm TX-ANT P1dB(2.5×または4dB),および40%低いチップ面積,すべて39-mW電力消費(4.4×低い)を示す1GHz 180nm SOI CMOSサーキュレータにおいて示される。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 電力 ,  *クロック ,  送電線 ,  電力消費 ,  *サーキュレータ ,  ジャイレータ ,  挿入損 ,  線形性 ,  逆変換 ,  *SC回路 ,  CMOS
準シソーラス用語： ブースティング ,  チップ面積 ,  フェライトサーキュレーター , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： マルチ ,  ワット ,  CMOS ,  サーキュレータ