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J-GLOBAL ID：202002236975739369   整理番号：20A2264646

時間トリガEthernetのための二重平面スイッチアーキテクチャ【JST・京大機械翻訳】

Dual-Plane Switch Architecture for Time-Triggered Ethernet

著者 (7件)： Dong Meng (ISN, STE, Xidian University, Xi’an, China) ,  Qiu Zhiliang (ISN, STE, Xidian University, Xi’an, China) ,  Pan Weitao (ISN, STE, Xidian University, Xi’an, China) ,  Zhang Hongbin (ISN, STE, Xidian University, Xi’an, China) ,  Kong Chenglei (ISN, STE, Xidian University, Xi’an, China) ,  Jin Hui (SCSE, BDBC, Beihang University, Beijing, China) ,  Yang Jianlei (SCSE, BDBC, Beihang University, Beijing, China)
資料名： ACM Proceedings  (ACM Proceedings)
号： GLSVLSI ’20  ページ： 375-379  発行年： 2020年 
JST資料番号： D0698C  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 時間トリガイーサネット(TTE)技術は,従来のイーサネットに基づく時間トリガの概念を導入し,それにより,両立性を犠牲にすることなく,コンフリクトフリーおよび決定論的サービスフォワーディングを達成できる。しかし,産業,航空宇宙および他の装置における貯蔵資源は限られている。したがって,TTEEthernetは,高い貯蔵効率とスケーラビリティでスイッチング技術を開発することが重要である。本論文は,時間トリガサービスとイベントトリガサービスをデータ転送のために2つの平面に分割する,TTEEthernetのための二重平面スイッチング(DPS)アーキテクチャを提案する。実験結果は,このアーキテクチャのTTEスイッチを用いることが,高いクロック同期精度,高い全体,低い伝送遅延,およびTTEサービスの小さなジッタの利点を有することを示した。Please refer to this article’s citation page on the publisher website for specific rights information. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： スイッチング ,  両立性 ,  ビット同期 ,  ジッタ ,  データ転送 ,  *計算機アーキテクチャ ,  *Ethernet
準シソーラス用語： 伝送遅延 ,  決定論 , 【Automatic Indexing@JST】

著者キーワード (4件)： 二重平面スイッチングアーキテクチャ ,  高全体 ,  低伝送遅延 ,  時間トリガイーサネット

分類 (2件)： 電装品  (QG03070C) ,  計算機網  (JC03000K)

タイトルに関連する用語 (3件)： トリガ ,  Ethernet ,  アーキテクチャ