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J-GLOBAL ID：202002237146204825   整理番号：20A0597526

28nmフィールドプログラマブルゲートアレイにおける桁上げチェーンとdsp48E1加算器に基づく高分解能時間ディジタル変換器【JST・京大機械翻訳】

A high resolution time-to-digital-convertor based on a carry-chain and DSP48E1 adders in a 28-nm field-programmable-gate-array

著者 (7件)： Qin Xi (Hefei National Laboratory for Physical Sciences at the Microscale and Department of Modern Physics, University of Science and Technology of China, Hefei 230026, China) ,  Zhu Ming-Dong (Hefei National Laboratory for Physical Sciences at the Microscale and Department of Modern Physics, University of Science and Technology of China, Hefei 230026, China) ,  Zhang Wen-Zhe (Hefei National Laboratory for Physical Sciences at the Microscale and Department of Modern Physics, University of Science and Technology of China, Hefei 230026, China) ,  Lin Yi-Heng (Hefei National Laboratory for Physical Sciences at the Microscale and Department of Modern Physics, University of Science and Technology of China, Hefei 230026, China) ,  Rui Ying (Hefei National Laboratory for Physical Sciences at the Microscale and Department of Modern Physics, University of Science and Technology of China, Hefei 230026, China) ,  Rong Xing (Hefei National Laboratory for Physical Sciences at the Microscale and Department of Modern Physics, University of Science and Technology of China, Hefei 230026, China) ,  Du Jiangfeng (Hefei National Laboratory for Physical Sciences at the Microscale and Department of Modern Physics, University of Science and Technology of China, Hefei 230026, China)
資料名： Review of Scientific Instruments  (Review of Scientific Instruments)
巻： 91  号： 2  ページ： 024708-024708-8  発行年： 2020年 
JST資料番号： D0517A  ISSN： 0034-6748  CODEN： RSINAK  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,単一時間測定チャネルにおける異なるタイプの遅延鎖を組み合わせた,フィールドプログラマブルゲートアレイ(FPGA)ベースの時間-ディジタル変換器(TDC)について報告した。新しいTDCアーキテクチャを開発し,FPGAチップ内に集積されたキャリーチェーンとDSP48E1加算器の両方を用いて,高分解能時間タグ付けを達成した。単一チャネルTDCは,3.3psの平均ビンサイズ,5.4psの単一ショット精度,および250MSa/sの最大サンプリング速度を有する。単一TDCチャネルの微分非線形性は-3.3ps/+24.1psであり,積分非線形性は-10.4ps/+68.6ps以内であった。1つの入力信号を測定するために4つのTDCチャネルを使用することによってTDC性能を改善することができて,3.4psの単一ショット精度を得ることができた。遅延TDC構造の実装により,ピコ秒時間測定分解能を達成するためには,少量のディジタル資源しか必要としない。したがって,報告したTDCアーキテクチャは,多重入力信号の高時間分解能測定を必要とする多チャネル応用に適している。Copyright 2020 AIP Publishing LLC All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： チャネル ,  *高分解能 ,  *チェーン ,  *加算器 ,  粒状材 ,  *FPGA ,  分解能 ,  ピコ秒 ,  計算機アーキテクチャ ,  時間測定 ,  ディジタル方式 ,  多重化
準シソーラス用語： 入力信号 ,  サンプリング速度 ,  *時間ディジタル変換器 , 【Automatic Indexing@JST】

分類 (1件)： 電気的・磁気的実験技術  (BA02050S)

タイトルに関連する用語 (6件)： フィールドプログラマブルゲートアレイ ,  桁 ,  チェーン ,  加算器 ,  高分解能 ,  時間ディジタル変換器