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J-GLOBAL ID：202002239956834593   整理番号：20A0191185

65nm CMOSによる7b 400MS/sパイプラインSAR ADC【JST・京大機械翻訳】

A 7b 400 MS/s pipelined SAR ADC in 65 nm CMOS

著者 (6件)： Ding Ruixue (School of Microelectronics, Xidian University, 2 Taibai Road, Xi’an, 710071, PR China) ,  Dang Li (School of Microelectronics, Xidian University, 2 Taibai Road, Xi’an, 710071, PR China) ,  Lin Hanchao (School of Microelectronics, Xidian University, 2 Taibai Road, Xi’an, 710071, PR China) ,  Sun Depeng (School of Microelectronics, Xidian University, 2 Taibai Road, Xi’an, 710071, PR China) ,  Liu Shubin (School of Microelectronics, Xidian University, 2 Taibai Road, Xi’an, 710071, PR China) ,  Zhu Zhangming (School of Microelectronics, Xidian University, 2 Taibai Road, Xi’an, 710071, PR China)
資料名： Microelectronics Journal  (Microelectronics Journal)
巻： 95  ページ： Null  発行年： 2020年 
JST資料番号： A0186A  ISSN： 0026-2692  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： 本論文は,高信頼性を有する7ビットの400msのパイプライン化連続近似レジスタ(SAR)アナログ-ディジタル変換器(ADC)を提示した。中間分解能と高サンプリング速度に対する高い要求を満たすために,修正スイッチング方式を採用して,電荷漏れ問題を解決し,SAR ADCの信頼性を改善した。従来のアーキテクチャと比較して,2つのサンプリングMOSFETを用いた修正ブートストラップスイッチを用いて,サンプリング電圧の均一性を増加させ,チップ面積を節約した。さらに,3つの並列コンパレータを,ラッチング誤差を最小化するために,新しい非同期クロック発生器によって制御した。測定結果は,65nm CMOSプロセスで実装されたADCが,追加のデジタル較正なしで400MHzサンプリング周波数で,40.83dBの信号対雑音と歪比(SNDR)と64.75dBの無雑音ダイナミックレンジ(SFDR)を達成することを示した。Copyright 2020 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *CMOS ,  コンパレータ ,  雑音 ,  AD変換器 ,  電荷 ,  レジスタ ,  分解能 ,  計算機アーキテクチャ ,  MOSFET ,  ダイナミックレンジ ,  ディジタル方式 ,  近似法 ,  信頼性 ,  電圧 ,  スイッチング

著者キーワード (4件)： パイプラインSAR ADC ,  信頼性 ,  電荷漏れ ,  非同期クロック発生器

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (4件)： CMOS ,  パイプライン ,  SAR ,  ADC