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J-GLOBAL ID：202002240186536254   整理番号：20A0671660

集積回路検証と検証のための分解ワークフロー【JST・京大機械翻訳】

A Decomposition Workflow for Integrated Circuit Verification and Validation

著者 (7件)： Kimura Adam (Battelle Memorial Institute, Columbus, OH, USA) ,  Scholl Jon (Battelle Memorial Institute, Columbus, OH, USA) ,  Schaffranek James (Battelle Memorial Institute, Columbus, OH, USA) ,  Sutter Matthew (Battelle Memorial Institute, Columbus, OH, USA) ,  Elliott Andrew (Battelle Memorial Institute, Columbus, OH, USA) ,  Strizich Mike (MicroNet Solutions Inc., Albuquerque, NM, USA) ,  Via Glen David (Air Force Research Lab, Dayton, OH, USA)
資料名： Journal of Hardware and Systems Security  (Journal of Hardware and Systems Security)
巻： 4  号： 1  ページ： 34-43  発行年： 2020年 
JST資料番号： W4594A  ISSN： 2509-3428  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： ドイツ (DEU)  言語： 英語 (EN)

抄録/ポイント： 本論文では,設計ファイルを抽出し,作製したチップ上での高度な検証と検証技術を実行するために活用できる,開発した集積回路(IC)分解ワークフローをレビューした。本研究では,市販の130nmマイクロコントローラを層化し,完全な設計スタックアップを再現するために画像化した。MicroNETのPix2Netを用いて,各層に対する特徴を抽出し,GDSIIファイルを生成し,ターゲット成分に対するネットリストを設計することを可能にした。完全分解プロセスは,レイアウトGDSIIと回路ネットリストを回復するために,マイクロコントローラの読み込まれたメモリ(ROM)アレイと汎用シリアル通信インタフェイス(USCI)の両方で実行される。単一精密浮動小数点ユニット(FPU)試験論文を,設計レイアウトに誤差タイプのスペクトルを組み込むために使用し,その結果,obfusced誤差を有する一連の試験論文を作成した。修正設計のそれぞれに対するネットリストが抽出されると,形式的検証技術が各ネットリストに適用され,その結果,レイアウトに最初に挿入されたエラーを照明する。次に,抽出されたネットリストをレジスタ転送レベル(RTL)表現に変換し,元の設計検証テストベンチでシミュレーションした。Copyright Springer Nature Switzerland AG 2020 Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： マイクロコントローラ ,  *ワークフロー ,  *集積回路 ,  スペクトル ,  インタフェイス ,  成層 ,  ハードウェア ,  記憶装置
準シソーラス用語： テストベンチ ,  シリアル通信 ,  ネットリスト ,  画像化 , 【Automatic Indexing@JST】

著者キーワード (6件)： ハードウェア保証 ,  集積回路 ,  検証 ,  分解 ,  NETLIST ,  GDSII

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： 集積回路 ,  検証 ,  分解 ,  ワークフロー