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J-GLOBAL ID：202002241086007415   整理番号：20A0376112

HDC-IM:RRAMに基づく超次元計算メモリアーキテクチャ【JST・京大機械翻訳】

HDC-IM: Hyperdimensional Computing In-Memory Architecture based on RRAM

著者 (5件)： Liu Jialong (BNRist, Tsinghua University,Department of Electronic Engineering,Beijing,China) ,  Ma Mingyuan (BNRist, Tsinghua University,Department of Electronic Engineering,Beijing,China) ,  Zhu Zhenhua (BNRist, Tsinghua University,Department of Electronic Engineering,Beijing,China) ,  Wang Yu (BNRist, Tsinghua University,Department of Electronic Engineering,Beijing,China) ,  Yang Huazhong (BNRist, Tsinghua University,Department of Electronic Engineering,Beijing,China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： ICECS  ページ： 450-453  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 脳刺激超次元コンピューティング(HDC)は高速でロバストな分類アルゴリズムであり,低次元特徴を高次元ベクトルに写像し,高次元空間における距離を比較することにより動作する。しかしながら,従来のVon Neumannアーキテクチャでは,HDCはプロセッサとメモリ間の大きなデータ移動のために高いエネルギー消費を引き起こす。本論文では,HDCのエネルギー効率を高めるために,抵抗ランダムアクセスメモリ(RRAM)に基づく超次元コンピューティング-イン-メモリアーキテクチャ,HDC-IMを提案した。HDC-IMは,ほとんどのデータの動きを除去し,エネルギー消費を低減するための解決策を提供するメモリの中または近傍の計算を行う。さらに,計算並列性を改善するために,著者らは,HDCにおける符号化操作を処理するために,クロスバーRRAMベースの論理設計を使用した。実験結果は,HDC-IMがCPU上のHDCと比較して100以上の高速化とより高いエネルギー効率を提供することを示した。さらに,既存のRRAMベースのニューラルネットワーク加速器と比較して,HDC-IMは,RRAMデバイス故障を考慮するとよりフォールトトレラントであり,20%RRAMデバイスが縮退故障(SAF)を被るとき,ISOLETデータセット上のRRAMベースDNNより20%高い精度を達成した。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *記憶構造 ,  加速器 ,  論理設計 ,  ニューラルネットワーク ,  *記憶装置 ,  縮退故障 ,  *計算機アーキテクチャ ,  エネルギー効率 ,  フォールトトレランス ,  高次元 ,  高速化 ,  演算プロセッサ ,  ロバスト性 ,  ベクトル ,  故障

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (6件)： HDC ,  IM ,  RRAM ,  次元 ,  計算 ,  メモリアーキテクチャ