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J-GLOBAL ID：202002241901066236   整理番号：20A1862112

ハードウェアマルチスレッドトランザクション【JST・京大機械翻訳】

Hardware Multithreaded Transactions

著者 (6件)： Fix Jordan (Princeton University, Princeton, NJ, USA) ,  Nagendra Nayana P. (Princeton University, Princeton, NJ, USA) ,  Apostolakis Sotiris (Princeton University, Princeton, NJ, USA) ,  Zhang Hansen (Princeton University, Princeton, NJ, USA) ,  Qiu Sophie (Princeton University, Princeton, NJ, USA) ,  August David I. (Princeton University, Princeton, NJ, USA)
資料名： ACM Proceedings  (ACM Proceedings)
号： ASPLOS ’18  ページ： 15-29  発行年： 2018年 
JST資料番号： D0698C  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： トランザクションメモリシステムによる仕様は,プログラマとコンパイラが有益なスレッドレベル並列プログラムを生成するのを助ける。先行研究は,複数のスレッドを,単一スレッド内に取り込むことよりむしろ,複数のスレッドをスパンできる,サポートトランザクションが,プログラマと並列化コンパイラの両方に対して,新しいタイプの推測的並列化技術を可能にすることを示した。残念ながら,マルチスレッドトランザクション(MTX)のためのソフトウェアサポートは,推測検証のために重要な付加的スレッド間通信オーバヘッドを有する。このオーバヘッドは,サイズ可読と書き込み集合を有するプログラムに対して,そうでなければ良い並列化を可能にする。これらの事前ソフトウェアMTXを用いたいくつかのプログラムは,これらの集合を最小化し,通信を最適化するためのエキスパートプログラマによる大きな努力を通してこの問題を克服し,コンパイラテクノロジーは同等に達成できなかった。その代りに,本論文は,低いオーバーヘッド仕様検証を通して,推測的並列化を,より困難で,より実行可能にし,ハードウェアMTXの,最初の完全な設計,実装,および評価を提示する。あらゆる負荷の最大推測検証と,数十から数百百万の命令の取引の内部で,複雑なプログラムの有益な並列化を達成できる。8つのベンチマークを通して,このシステムは4つのコアを有するマルチコアマシンに関する逐次実行に関して99%のジオ平均高速化を達成した。Please refer to this article’s citation page on the publisher website for specific rights information. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 最適化 ,  コンパイラ ,  プログラマ ,  スパン ,  *ハードウェア ,  ソフトウェア ,  ベンチマーク ,  *マルチスレッド ,  *スレッド
準シソーラス用語： 並列プログラム ,  並列化コンパイラ ,  オーバヘッド ,  マルチコアプロセッサ ,  通信オーバーヘッド ,  トランザクションメモリ , 【Automatic Indexing@JST】

著者キーワード (4件)： ハードウェアトランザクションメモリ ,  マルチスレッドトランザクション ,  パイプライン並列性 ,  スレッドレベル推測

分類 (2件)： データベースシステム  (JD03030U) ,  ディジタル計算機方式一般  (JC02010O)