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J-GLOBAL ID：202002243470752014   整理番号：20A0916449

単一および二重誤り訂正によるTurbo積符号復号器の効率的FPGA実装【JST・京大機械翻訳】

An Efficient FPGA implementation of Turbo Product Code decoder with single and double error correction

著者 (3件)： Nageen Nitin (Scientific Analysis Group (SAG), DRDO,India) ,  Subhashini (Defense Electronics Applications, Laboratory(DEAL), DRDO,India) ,  Bhatia Vikas (Defense Electronics Applications, Laboratory(DEAL), DRDO,India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： NCC  ページ： 1-6  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文は,高スループットをサポートすることができ,依然として低複雑性を維持することができる単一および二重誤り訂正BCH構成符号を有するターボ積符号復号器のFPGA実装を提示した。実装はChase-Pyndiahアルゴリズムに基づいており,それは微細な並列性を有するモジュール型で単純な構造を示す。スループットと待ち時間のための複雑さ減少とパイプライン化を,TPC復号器のサブモジュールにおける新しい最適化を通して行った。得られたターボ復号器をXilinx Virtex-6カスタム化ハードウェア上に実装した。第3パーティIPコアに対する性能比較も示した。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： アルゴリズム ,  最適化 ,  *復号器 ,  誤り訂正 ,  ハードウェア ,  スループット ,  待ち時間 ,  カスタム化
準シソーラス用語： 性能比較 ,  IPコア ,  ターボ復号器 ,  ハイスループット ,  複雑性 ,  低複雑性 ,  *FPGA実装 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (4件)： 誤り訂正 ,  積符号 ,  復号器 ,  FPGA実装