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J-GLOBAL ID：202002247298346054   整理番号：20A0966289

28nm CMOS技術における供給フィードバック技術を用いた低電力7T SRAMセル【JST・京大機械翻訳】

A Low Power 7T SRAM cell using Supply Feedback Technique at 28nm CMOS Technology

著者 (3件)： Mishra Jitendra Kumar (Indian Institute of Information Technology,Dept. of Electronics and Communication Engg.,Allahabad,India) ,  Kumar Misra Prasanna (Indian Institute of Information Technology,Dept. of Electronics and Communication Engg.,Allahabad,India) ,  Goswami Manish (Indian Institute of Information Technology,Dept. of Electronics and Communication Engg.,Allahabad,India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： SPIN  ページ： 597-602  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： CMOS技術のダウンスケーリングは,静的ランダムアクセスメモリ(SRAM)における電力消費と安定性のような重要な問題を作り出す。それは最終的にSRAMセルの性能を劣化させる。したがって,データ安定性と電力消費の問題を扱うために,本論文は,新しい7トランジスタ(7T)SRAMセルを提案して,書込み能力を増加して,供給フィードバックトランジスタを用いて静的電力消費または散逸を減少させた。さらに,読出し安定性も,孤立した読出しポートを用いて増加した。動作の保持モードの下で提案した設計の安定性は,電力供給の減少のためにわずかに減少した。これは,提案した7TのRSNM,WSNM,および書込み遅延が,0.9セル供給電圧での従来の6T SRAMセルと比較して,それぞれ1.8x,1.10x,および1.16xによって強化されることを観察した。一方,提案した7TのHSNM,読取遅延,および静的電力消費または散逸は,同じ電源での基本的な6T SRAMセルと比較して,それぞれ1.08x,1.3x,および1.5x減少した。新しく設計された7T SRAMセルを,28nm CMOS技術を用いて,cadence環境において較正した。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： トランジスタ ,  電力消費 ,  ポート ,  *SRAM ,  RAM【メモリ】 ,  電力供給 ,  *CMOS
準シソーラス用語： 供給電圧 ,  ダウンスケーリング ,  *低電力化 ,  *CMOS技術 ,  読出し , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： CMOS技術 ,  フィードバック ,  低電力 ,  SRAM ,  セル