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J-GLOBAL ID：202002248285676542   整理番号：20A1101020

畳込みニューラルネットワークの効率的ハードウェア加速【JST・京大機械翻訳】

Efficient Hardware Acceleration of Convolutional Neural Networks

著者 (4件)： S. Kala (Cochin University of Science And Technology,School of Engineering,India) ,  Jose Babita R (Cochin University of Science And Technology,School of Engineering,India) ,  Mathew Jimson (Indian Institute of Technology Patna,Department of Computer Science & Engineering,India) ,  S Nalesh (Cochin University of Science And Technology,Department of Electronics,India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： SOCC  ページ： 191-192  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 畳込みニューラルネットワーク(CNN)は,機械学習タスクのホストを解くための最も効率的な技術として出現した。CNNの計算とメモリ集約的性質は,これらのネットワークモデルのハードウェア加速において多くの仕事を刺激した。FPGAsは,その高性能,柔軟性およびエネルギー効率のために,CNNsを加速するための有望なアプローチとして出現した。Winogradベースのコンボリューションと一般的マトリックス乗算(GEMM)の両方を,同じセットの処理要素を用いて加速できるUniWiGと名付けた統一アーキテクチャを提案した。提案アーキテクチャを用いて,それぞれ433.63GOPSと407.23GOPSの性能を有するFPGA上のAlexNetとVGG-16モデルを加速した。また,Winogradタイルサイズを変化させて性能を解析し,オンチップメモリ資源を削減しながら,性能を最大化するための最も適切なタイルサイズを見出した。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 記憶装置 ,  *畳込み ,  柔軟性 ,  *ハードウェア ,  計算機アーキテクチャ ,  FPGA ,  エネルギー効率 ,  機械学習
準シソーラス用語： ネットワークモデル ,  オンチップメモリ ,  行列積 ,  *畳込みニューラルネットワーク , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (3件)： 畳込みニューラルネットワーク ,  ハードウェア ,  加速