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J-GLOBAL ID：202002249691661207   整理番号：20A0777553

交差点抵抗メモリ非理想特性と解【JST・京大機械翻訳】

Cross-point Resistive Memory Nonideal Properties and Solutions

著者 (12件)： Wang Chengning (Wuhan National Laboratory for Optoelectronics, Key Laboratory of Information Storage System, Ministry of Education of China, School of Computer Science and Technology, Huazhong University of Science and Technology, Wuhan, Hubei, China) ,  Feng Dan (Wuhan National Laboratory for Optoelectronics, Key Laboratory of Information Storage System, Ministry of Education of China, School of Computer Science and Technology, Huazhong University of Science and Technology, Wuhan, Hubei, China) ,  Tong Wei (Wuhan National Laboratory for Optoelectronics, Key Laboratory of Information Storage System, Ministry of Education of China, School of Computer Science and Technology, Huazhong University of Science and Technology, Wuhan, Hubei, China) ,  Liu Jingning (Wuhan National Laboratory for Optoelectronics, Key Laboratory of Information Storage System, Ministry of Education of China, School of Computer Science and Technology, Huazhong University of Science and Technology, Wuhan, Hubei, China) ,  Li Zheng (Wuhan National Laboratory for Optoelectronics, Key Laboratory of Information Storage System, Ministry of Education of China, School of Computer Science and Technology, Huazhong University of Science and Technology, Wuhan, Hubei, China) ,  Chang Jiayi (Wuhan National Laboratory for Optoelectronics, Key Laboratory of Information Storage System, Ministry of Education of China, School of Computer Science and Technology, Huazhong University of Science and Technology, Wuhan, Hubei, China) ,  Zhang Yang (Wuhan National Laboratory for Optoelectronics, Key Laboratory of Information Storage System, Ministry of Education of China, School of Computer Science and Technology, Huazhong University of Science and Technology, Wuhan, Hubei, China) ,  Wu Bing (Wuhan National Laboratory for Optoelectronics, Key Laboratory of Information Storage System, Ministry of Education of China, School of Computer Science and Technology, Huazhong University of Science and Technology, Wuhan, Hubei, China) ,  Xu Jie (Wuhan National Laboratory for Optoelectronics, Key Laboratory of Information Storage System, Ministry of Education of China, School of Computer Science and Technology, Huazhong University of Science and Technology, Wuhan, Hubei, China) ,  Zhao Wei (Wuhan National Laboratory for Optoelectronics, Key Laboratory of Information Storage System, Ministry of Education of China, School of Computer Science and Technology, Huazhong University of Science and Technology, Wuhan, Hubei, China) ,  Li Yilin (Wuhan National Laboratory for Optoelectronics, Key Laboratory of Information Storage System, Ministry of Education of China, School of Computer Science and Technology, Huazhong University of Science and Technology, Wuhan, Hubei, China) ,  Ren Ruoxi (Wuhan National Laboratory for Optoelectronics, Key Laboratory of Information Storage System, Ministry of Education of China, School of Computer Science and Technology, Huazhong University of Science and Technology, Wuhan, Hubei, China)
資料名： ACM Transactions on Design Automation of Electronic System  (ACM Transactions on Design Automation of Electronic System)
巻： 24  号： 4  ページ： 1-37  発行年： 2019年 
JST資料番号： W1161A  ISSN： 1084-4309  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 新しい計算抵抗メモリは,DRAM面のスケーラビリティとエネルギー効率の課題を克服し,メモリ壁ボトルネックを通して破壊するのに有望である。しかしながら,抵抗メモリのセルレベルとアレイレベルの非理想的特性は,メモリアクセスとアナログ計算の間の信頼性,性能,精度,およびエネルギー効率を著しく低下させる。細胞レベルの非理想性は非線形性,非対称性,および変動性を含む。アレイレベルの非理想性は,相互接続抵抗,寄生容量,およびスナーク電流を含んでいる。本レビューでは,抵抗メモリの非理想素子と回路特性の影響を緩和できる実用的な解決策を要約した。最初に,それらのスイッチングモードと特性に焦点を合わせて,いくつかの典型的な抵抗メモリ素子を紹介した。第二に,1T1R,1R,1S1R,1TnR,及びCMOLを含む抵抗性メモリ細胞とメモリアレイ構造をレビューした。また,三次元(3D)クロスポイントアレイとそれらの構造特性を概観した。第3に,ドット積と行列ベクトル乗算に焦点を合わせて,メモリアクセスとアナログ演算操作の間の非理想的なデバイスと回路特性の影響を分析する。第4に,著者らは,装置と回路相互作用の観点から,静的パラメータと動的実行時間共最適化によって,これらの非理想的特性を緩和することができる方法について議論した。ここでは,動的実行時間動作方式には,線接続,電圧バイアス,論理的対物理的マッピング,読出し参照設定,およびスイッチングモード再構成が含まれる。次に,これらの操作の間のマルチレベルセル交差点アレイと3D交差点アレイに関する課題を強調した。最後に,メモリアレイ周辺回路の設計考察を検討した。また,統一再構成可能な計算メモリアーキテクチャを示した。Please refer to this article’s citation page on the publisher website for specific rights information. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： ベクトル ,  DRAM ,  計算機アーキテクチャ ,  相互作用 ,  非対称性 ,  信頼性 ,  *記憶装置 ,  最適化 ,  電圧 ,  アルゴリズム ,  相互接続 ,  電流 ,  三次元 ,  記憶素子
準シソーラス用語： メモリアレイ , 【Automatic Indexing@JST】

著者キーワード (19件)： CMOSメモリスタハイブリッド回路 ,  クロスバ ,  IRドロップ ,  アナログ回路 ,  アレイアーキテクチャ ,  共最適化 ,  コデザイン ,  共通の相互接続 ,  ハードウェア加速器 ,  メモリ統合技術 ,  マルチレベル入力電圧 ,  マルチレベルメモリ ,  マルチレベルセンス増幅器 ,  セレクタ ,  Sneak経路 ,  トランジスタ構造 ,  転移性記憶 ,  チューニングアルゴリズム ,  均一性

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (3件)： 交差点 ,  抵抗メモリ ,  解