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J-GLOBAL ID：202002250821327873   整理番号：20A1961531

コンパクト差動回路トポロジーを有する広い入力範囲,低電力,高柔軟性18ビット時間-ディジタル変換器【JST・京大機械翻訳】

A Wide Input-Range, Low-Power and Highly Flexible 18 Bit Time-to-Digital Converter with Compact Differential Circuit Topology

著者 (2件)： Toth Peter (Keio University,Department of Electronics and Engineering,Yokohama,Japan) ,  Ishikuro Hiroki (Keio University,Department of Electronics and Engineering,Yokohama,Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： MWSCAS  ページ： 937-940  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,低電力センサインタフェースに対して調整した,広いダイナミックレンジの高分解能時間領域変換器の概念を示した。ユニークなシステム構造は,回路の複雑さ,電力消費,および雑音感度を減らすために,異なる技術を適用する。仮想遅延線拡張を可能にする多サイクル概念を適用して,1nsまでの高分解能を達成した。同時に,それは2.35msまで劇的にダイナミックレンジを拡大した。さらに,1nsから12nsの範囲の個別同調遅延素子は,スマートセンシング応用と柔軟な電力制御のための低または高分解能モードでのオンデマンドフレキシブル操作を可能にする。他方,遅延段階不整合較正。この論文の概念を,市販の部品を用いたカスタム設計PCBによるシミュレーションとハードウェアの両方を通して評価した。HDL状態マシンは,一般的なFPGA上の制御論理として動作する。提示した概念はオンチップ統合に非常に適している。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 電力消費 ,  遅延線 ,  電力制御 ,  同調 ,  ハードウェア ,  *ダイナミックレンジ ,  不整合 ,  高分解能 ,  システム構造 ,  FPGA
準シソーラス用語： *回路トポロジー ,  オンチップ ,  *低電力化 ,  時間領域 ,  *時間ディジタル変換器 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： コンパクト ,  差動回路 ,  トポロジー ,  低電力 ,  時間-ディジタル変換器