文献

J-GLOBAL ID：202002252082598532   整理番号：20A0964817

低距離計数応用のためのディジタルスイッチング回路を用いた4ビット同時計数器の低電力設計【JST・京大機械翻訳】

Low Power Design of 4-bit Simultaneous Counter using Digital Switching Circuits for Low Range Counting Applications

著者 (5件)： Gavaskar K. (Kongu Engineering College,Electronics and Communication Engineering,Erode,India) ,  Malathi D. (Kongu Engineering College,Electronics and Communication Engineering,Erode,India) ,  Dhivya R. (Kongu Engineering College,Electronics and Communication Engineering,Erode,India) ,  Dayana R. Dimple (Kongu Engineering College,Electronics and Communication Engineering,Erode,India) ,  Dharun I. (Kongu Engineering College,Electronics and Communication Engineering,Erode,India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： ICDCS  ページ： 316-320  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 電力の消費を最小にし,チップ面積を最小化し,システムの電池寿命と性能を強化するために,低電力VLSI回路を設計した。スケーリング設計またはカウンターは,その以前の状態に依存する演算子の値を増加させるか減少させるためのキー要素として使用される。計数過程では,周波数と時間を測定できる。スケーリング回路における主要な問題は,待機モードの間のクロックにおける電力消費による電力消費である。全電力の1/3はカウンタのクロック信号により消費される。本論文では,電力消費をスイッチング活動の数を最小化することにより低減した。また,フリップフロップにおける電力消費を低減することにより,カウンタにおける電力消費をさらに低減した。これは,自己制御可能な電圧レベル(SVL)技術によって,True単一位相クロック論理(TSPCL)を結合することによって達成することができた。TSPCLは,低電力で高速でFlip-Flop動作を実行する。SVL技術は,漏れ電流による電力を抑制し,また,より少ない数のトランジスタを使用するので,システムの複雑さも減少する。提案した設計は既存の設計より27%少ない電力を消費する。提案した方法論は,低出力現代エレクトロニクス項目に対する有望な手段を明らかにした。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *同時計数 ,  スイッチング ,  トランジスタ ,  *電力 ,  クロック ,  電力消費 ,  漏れ電流 ,  双安定回路 ,  電子技術 ,  *スイッチ回路 ,  位相 ,  同期信号
準シソーラス用語： *低電力化 ,  チップ面積 ,  電池寿命 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (8件)： 距離計 ,  応用 ,  ディジタル ,  スイッチング回路 ,  4ビット ,  同時計数 ,  低電力 ,  設計