文献

J-GLOBAL ID：202002259487301829   整理番号：20A1074906

28nm CMOS技術による各種加算器アーキテクチャの比較解析【JST・京大機械翻訳】

Comparative Analysis of Various Adder Architectures on 28nm CMOS Technology

著者 (3件)： Misra Aishani (Manipal University Jaipur,Deptt.of Electronics & Comm. Engg.,Jaipur,Rajasthan,INDIA) ,  Birla Shilpi (Manipal University Jaipur,Deptt.of Electronics & Comm. Engg.,Jaipur,Rajasthan,INDIA) ,  Singh Neha (Manipal University Jaipur,Deptt.of Electronics & Comm. Engg.,Jaipur,Rajasthan,INDIA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： INDIACom  ページ： 73-76  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： CMOSの小型化が行われているので,速度と電力は任意の回路に対して最も重要なパラメータであり,加算器の速度は算術論理ユニット(ALU)の全体性能における重要なパラメータである。本論文では,5つの異なる種類の標準2ビット加算器アーキテクチャ,Riple Carry(RCA),Carry Look 前方(CLA),Manchester Carry Chain(MCC),Carry Select(CSL),およびKogge Stone(KSA)加算器の最良の適切な2ビット加算器を同定する。加算器を再設計し,実装し,28nm CMOS技術で0.6~1Vの範囲の電源電圧で解析し,速度と電力を改善した。異なる加算器に対するシミュレーション結果は,0.6VでのMCCがRCAより32.4%速く,CLAより15.6%速いことを示した。最小のトランジスタ数を持つRCAは最小の電力消費を持ち,CLAは低い供給電圧に対して最小の漏れ電流を与えるが,供給電圧が増加するとMCCは最小の漏れ電流を生じる。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： シミュレーション ,  トランジスタ ,  電力 ,  電力消費 ,  *加算器 ,  小型化 ,  漏れ電流 ,  再設計 ,  *計算機アーキテクチャ ,  *CMOS
準シソーラス用語： ALU【プロセッサ】 ,  供給電圧 ,  電源電圧 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (4件)： CMOS技術 ,  加算器 ,  アーキテクチャ ,  解析